专利名称：具有不同晶格常数材料的半导体结构及其形成方法
技术领域：
本公开主要涉及半导体，并且更具体地，涉及具有不同晶格常数材料的半导体结构及其形成方法。
背景技术：
已经公知应变硅(SS)技术相对于体硅可将沟道载流子迁移率增加30-60％。目前，将3.5μm数量级的厚缓变与缓冲层用于SS器件，以在Si晶片上产生具有低螺旋位错(TD)密度的弛豫(relaxed)SiGe。在弛豫SiGe上外延生长的薄应变Si层在应变沟道器件中提供高的载流子迁移率。TD对SS器件性能造成威胁，例如，包括缩短、不希望的泄漏电流等问题。
为了解决SS技术中螺旋位错的问题，现有技术包括在半导体结构的沟道区域中插入SiGeC层。插入该SiGeC层抑制了SiGeC/SiGe界面处的TD，其中，该TD沿该界面移动，而不是垂直传播。现有技术还包括在SiGe中插入Si层，和在SiGe中插入氧化层，二者都试图形成TD隔离结构。然而，仍然需要对于这些现有技术的改进。
此外，需要应变(strained)沟道器件，因为应变半导体中增强的电荷载流子迁移率导致提高的器件性能。然而，应变半导体器件难于制造，这是由于优选材料(例如，SiGe)的衬底的不可获得性造成的，在该材料上淀积应变层(例如，Si)。已经提出许多技术在常规的Si衬底上制造SiGe的“虚拟衬底”，包括例如，使用渐变的Ge浓度与淀积层的CMP。然而，后者的技术使用晶片边缘终止缺陷，这对于靠近晶片中心的缺陷是有问题的。对于更大直径的晶片，这将变得更加严重。
因此，希望一种改进的半导体结构及其制造方法。
发明内容
根据本公开的一个实施例，一种半导体结构包括衬底，该衬底包含具有第一晶格常数的第一弛豫半导体材料。半导体器件层覆盖该衬底，其中，该半导体器件层包括具有不同于第一晶格常数的第二晶格常数的第二弛豫半导体材料。最后，介电层插入在该衬底与该半导体器件层之间，其中，该介电层包括循序过渡带(Programmed TransitionZone)，其安置在该介电层中，用于在第一晶格常数和第二晶格常数间过渡。该循序过渡带包括多个层，该多个层中的邻接层具有不同的晶格常数，邻接层中的一个具有超过形成缺陷所必需的第一临界厚度的第一厚度，邻接层的另一个具有未超过第二临界厚度的第二厚度。该多个层的每一邻接层形成界面，用于促使该过渡带中的缺陷迁移至并终止于该循序过渡带的边缘。还公开了一种制造该半导体结构的方法。
附图简介本公开公开的实施例通过示例说明，并且不受附图的限制，在附图中，相同的引用号标识相同的元件，其中
图1为根据本公开的一个实施例的半导体结构的一部分的剖视图，该半导体结构将在半导体衬底上制造，并具有第一与第二介电层；图2为在该第二介电层中形成有源区开口后，图1的半导体结构的该部分的剖视图；图3为在该第一介电层中形成衬底孔后，图2的半导体结构的该部分的剖视图；图4为将第一半导体材料淀积至该衬底孔中后，图3的半导体结构的该部分的剖视图；图5为将第二材料淀积在该衬底孔中的第一半导体材料上后，图4的半导体结构的该部分的剖视图，其中，形成了第二材料邻接第一材料的界面；图6为根据本公开的一个实施例，在对于第一与第二介电层选择性地外延淀积了多个材料层，以形成循序过渡带之后，图5的半导体衬底的该部分的剖视图。
图7为最上面的半导体器件层平坦化之后，图6的半导体衬底的该部分的剖视图；图8为根据本公开的实施例，在将应变材料层外延淀积在该平坦化的半导体器件层上后，图7的半导体衬底的该部分的剖视图；图9为根据本公开的实施例，在利用半导体器件层和应变材料层制造常规的MOSFET后，图8的半导体衬底的该部分的剖视图；图10为包括利用根据本公开的实施例的方法制造的半导体MOSFET的半导体结构的一部分的剖视图，其在图1至图9中概述；图11根据本发明的另一实施例，在平面化的半导体器件层上具有应变材料层的半导体衬底的一部分的剖视图。
技术人员明白，图中各元件是出于简明的目的表示，并不一定按比例绘制。例如，图中一些元件的尺寸相对于其它元件可能夸大，以便于理解本公开的各实施例。
具体实施例方式
根据本公开的实施例，诸如SiGeC或SiC或Si的插入层与T形隔离或反斜面隔离(ISI)的组合为SS器件有效地降低了SiGe基层和对应的应变Si层中的螺旋位错。在一个实施例中，已经显示出SiGe基层中的插入层(例如，iGeC，SiC或Si等)动态地将螺旋位错降低至每平方厘米小于105的数量级，约为1.20μm的逐渐缓变的SiGe/SiGeC层利用空白晶片。此外，通过以有效的方式对于SS器件插入具有“T”形和ISI隔离的层，这些实施例能够获得极大降低的TD，以增大沟槽角度并产生更浅的槽，并且因此降低SiGe基层的厚度，以有效地缩放器件尺寸，并提高SS器件性能和可靠性。
因此，本公开的实施例实际上降低了对于厚SiGe缓冲层的需求。此外，该“T”形与ISI隔离方法增加了衬底上有源器件面积，同时降低了SS器件中的缺陷密度。此外，通过分别使用反斜面隔离与T形隔离的更宽角度和更浅的槽，可进一步降低该SiGe基层的厚度。
现在参考各个附图，图1为根据本公开的一个实施例在半导体衬底上制造的半导体结构的一部分的剖视图，其具有第一与第二介电层。具体地，半导体结构10的一部分在半导体衬底12上制造，并且分别具有第一介电层和第二介电层(14，16)。可利用半导体器件制造的通用方法，例如LPCVD，PECVD，热氧化法等，淀积或生长该第一与第二介电层(14，16)。在一个实施例中，衬底12包括Si衬底。然而，在替换实施例中，衬底12还可以包括其它材料，例如SiGe、GaAs、InP、AlAs等。此外，对于高质量半导体器件制造，衬底12包括具有非常低的缺陷浓度的弛豫单晶材料。
仍然参考图1，介电层16包括一种材料，选择其使得可对于介电层14的材料选择性地蚀刻。例如，在衬底12包括Si的材料系统中，介电层14可包括二氧化硅，具有约为3000-4000埃数量级的厚度，并且介电层16可包括氮化硅，具有约为500埃数量级的厚度。
图2为在该第二介电层16中形成有源区开口后，图1的半导体结构的该部分的剖视图。具体地，图2表示在介电层16中选择性地图案化并蚀刻有源区18后的半导体结构10。可利用普通公知的光刻图案化与蚀刻工艺实现介电层16的图案化与蚀刻。
图3为在该第一介电层中形成衬底孔后，图2的半导体结构的该部分的剖视图。具体地，图3表示在介电层14中，还在介电层16的有源区开口18的区域中选择性地图案化并蚀刻衬底孔20后的半导体结构10。可利用公知的光刻图案化与蚀刻工艺实现图案化与蚀刻。
图4为将第一半导体材料淀积至该衬底孔中后，图3的半导体结构的该部分的剖视图。更具体地，图4表示在衬底孔20中淀积半导体材料22后的半导体结构10。可将材料22外延淀积在衬底孔20中的衬底材料12之上。此外，材料22包括具有不同于衬底材料12的晶格常数的材料。
例如，在一个实施例中，衬底材料12包括Si，并且半导体材料22包括SiGe。由于材料22的晶格常数不同于衬底材料12，则在外延淀积材料22时施加了应变。还将材料22淀积至希望的厚度，其中，该希望的厚度超过了形成缺陷的临界厚度，以弛豫形成缺陷23的应变。此外，选择性地进行半导体材料22的淀积，使得没有材料22淀积在介电层14或介电层16上。可利用诸如RPCVD、LPCVD、UHCVD、PECVD、PACVD或RTCVD的普通方法淀积材料22。
图5为将第二材料淀积在该衬底孔中的第一半导体材料上后，图4的半导体结构的该部分的剖视图，其中，形成了第二材料邻接第一材料的界面。具体地，图5表示在材料22上淀积材料24后的半导体结构10，从而在第二材料24邻接第二材料22的位置形成界面25。在一个实施例中，材料24对于层14的介电材料和层16的介电材料选择性地外延淀积在材料22上。此外，选择材料24具有不同于材料22的晶格常数。例如，在半导体结构10包括Si衬底12并且材料22为SiGe的实施例中，材料24可包括SiGeC、SiC、Si等。此外，界面25促使材料22中的缺陷迁移至并终止于衬底孔20的边缘，否则其将在后面的外延淀积过程中向上传播。
图6为根据本公开的一个实施例，在对于第一与第二介电层选择性地外延淀积了多个材料层，以形成循序过渡带(programmed transitionzone)之后，图5的半导体衬底的该部分的剖视图。更具体地，图6表示对于介电层14和介电层16选择性地外延淀积了材料层26、28、30、32和34之后的半导体结构10，其中，材料层26、28、30、32和34形成循序过渡带33。层22、24、26、28、30和32为过渡层。选择层22、24、26、28、30和32的材料，使得由于衬底材料12与半导体器件层34间的晶格常数差造成的应变完全在该循序过渡带中消除，并且所有的缺陷在该循序过渡带中终止。
在一个实施例中，对于衬底12包括Si的材料系统，层22、26、30和34可包括具有约为30％数量级的Ge原子浓度的SiGe层。此外，层24、28和32可包括SiGeC层，其具有约为25％数量级的Ge原子浓度，并且还具有约为3％数量级的C原子浓度。此外，对于循序过渡带中的各种层没有必要是相同成分或相同晶格常数。选择这些层的材料使得该循序过渡带实际上完全消除单晶衬底材料12与单晶半导体器件层34之间的应变。
图7为最上面的半导体器件层平坦化之后，图6的半导体衬底的该部分的剖视图。也就是，图7表示平坦化半导体器件层34后的半导体结构10。可利用常规的半导体器件制造与平坦化技术，例如CMP或等离子凹蚀，实现层34的平坦化。在优选实施例中，半导体器件34的上表面相对于介电层16的上表面轻微下凹。
图8为根据本公开的实施例，在将应变材料层外延淀积在该平坦化的半导体器件层上后，图7的半导体衬底的该部分的剖视图。更具体地，图8表示应变材料层36外延淀积至半导体器件层34上之后的半导体结构10。此外，利用常规的半导体器件制造技术，例如LPCVD或RTCVD，将应变材料层36选择性地淀积至介电层16。
在一个实施例中，对于半导体器件层34包括具有约为30-35％数量级的Ge原子浓度的SiGe的材料系统，应变材料层36包括Si。此外，应变材料层36的厚度必须小于层36的材料的临界层厚度，在该厚度上，将在层36中形成消除应变的缺陷。对于上述材料系统，在SiGe中约为30-35％原子浓度的Ge的弛豫半导体器件层34上的Si应变层36的典型厚度处于小于150的数量级。
图9为根据本公开的实施例，在利用半导体器件层和应变材料层制造常规的MOSFET后，图8的半导体衬底的该部分的剖视图。具体地，图9表示制造常规的MOSFET器件38之后的半导体结构10，器件38利用半导体器件层34和应变材料层36。在制造MOSFET器件38中，栅极介电材料40生长或淀积至应变材料层36。然后栅极电极材料42淀积至栅极介电材料40上，并利用常规的半导体器件制造方法，例如光刻图案与蚀刻，将其形成图案并蚀刻。然后形成扩展注入区44，并且利用现有半导体器件制造方法制造侧壁隔片46。接下来，然后形成深源极/漏极区。
在图9的MOSFET器件38中，应变层36形成该MOSFET器件的沟道。与利用具有无应变沟道的标准浅槽隔离制造的MOSFET器件相比，应变层36中的电荷载流子的增加的迁移率为该MOSFET器件导致了提高的性能。
图10为包括利用根据本公开的实施例的方法制造的半导体MOSFET的半导体结构的一部分的剖视图，其在图1至图9中概述。具体地，图10表示半导体结构100，其包括利用对于图1至9概述和讨论的方法制造的MOSFET器件50、52和54。在半导体结构100中，接缝35位于半导体器件层34淀积在相邻器件50与52以形成共享源极/漏极器件电极的位置。尽管图10显示MOSFET直接位于循序过渡带之上，但这不是必需的。也就是，MOFET可在器件层34中的任何位置。
仍然参考图10，显示了硅化物区60，其中，已经利用常规的硅化物工艺技术形成了硅化物区60。器件50与52的共享源极/漏极器件电极上的区域60中的硅化物最小化了由于接缝35造成的任何电阻。图10的解释显示根据本发明的实施例制造的相邻器件可进一步按照与当前器件布局方法实际上类似的方式与公共源极/漏极器件集成。
图11为根据本公开的另一实施例，在平面化的半导体器件层上具有应变材料层的半导体衬底的一部分的剖视图。更具体地，图11表示一种替换实施例，其包括已经利用类似于上面讨论并在图1至图8中说明的工艺的方法制造的半导体结构150。不是进行两次掩模处理形成首先在图3中表示的“T”形结构，而是使用单次蚀刻工艺。该替换实施例包括单次蚀刻工艺，其首先蚀刻介电层16，然后在介电层14中继续蚀刻，同时使该工艺在介电层14中形成倾斜的侧面21(反斜面隔离)如上所述淀积层22、24、26、28、30、32和34，用于在衬底材料12和半导体器件层34间形成循序过渡带33。选择层22、24、26、28、30、32和34中的材料，使得由于晶格常数差造成的衬底材料12与半导体器件34间应变在循序过渡带33中完全消除，并且消除应变的所有缺陷在该循序过渡带33中终止。然后在完全弛豫的半导体器件层34上淀积应变材料层36，如上所述，该材料是针对介电层16进行选择的。此外，图11的实施例示例了不同的隔离结构，例如包括反斜面隔离，如何也适用于此处公开的结构，以最小化或者消除由于应变弛豫造成的缺陷。
根据本公开的实施例，一种半导体结构包括具有第一晶格常数的第一弛豫半导体材料的衬底。半导体器件层覆盖该衬底，其中，该半导体器件层包括具有不同于第一晶格常数的第二晶格常数的第二弛豫半导体材料。该半导体结构还包括介于该衬底与该半导体器件层之间的介电层。该介电层包括该介电层中的循序过渡带，用于在第一晶格常数与第二晶格常数间过渡。
该循序过渡带包括多个层。该多个层的邻接层具有不同的晶格常数，其中，邻接层中的一个具有超过形成缺陷所必需的第一临界厚度的第一厚度，邻接层的另一个具有未超过第二临界厚度的第二厚度。该多个层的每一邻接层形成界面，用于促使该过渡带中的缺陷迁移至并终止于该循序过渡带的边缘。
在一个实施例中，该多个层的至少一个邻接对的材料成分不同于该多个层的所有其它对。在另一实施例中，该多个层可进一步包括多对过渡层，每一对过渡层的第一个包括预定百分比的锗，其中，该预定百分比在至少两对过渡层间变化。
在一个实施例中，该循序过渡带包括孔，其具有实际上垂直于该衬底的侧壁。在另一实施例中，该循序过渡带包括孔，其具有倾斜的并以非90度的角度与该衬底相交的侧壁。
除了上面之外，根据本公开的另一实施例，该半导体结构还包括覆盖该半导体器件层的应变材料层。该应变材料层具有小于其临界厚度的厚度，以最小化缺陷并保持应变。该半导体结构可进一步包括覆盖该应变材料层的晶体管控制电极，和与该应变材料层相邻放置的晶体管电流电极，该应变材料层充当该晶体管的沟道。
在本公开的又一实施例中，一种半导体器件结构包括衬底装置、介电层装置以及半导体器件层装置。该衬底装置包括具有第一晶格常数的第一弛豫材料。该介电层装置包括用于限定循序过渡带的开口，以从具有第一晶格常数的第一弛豫材料向不同晶格常数的材料过渡。该循序过渡带包括多个层，每一层具有不同于该多个层的任何邻接层的成分，以形成界面，用于促使缺陷迁移至并终止于该循序过渡带的边缘。该多个层的预定交替层具有超过使其材料形成缺陷的临界厚度的厚度，用于消除应变。最后，该多个层的中间层具有未超过使其材料成分产生应变的临界厚度的厚度，其中，该多个层的上层实际上无缺陷。该半导体器件层装置覆盖至少该循序过渡带，并且进一步包括具有第二晶格常数的第二弛豫材料，其为不同晶格常数的材料。
前面段落中的半导体器件结构可进一步包括覆盖该半导体层装置的应变材料层装置，该应变材料层装置为该半导体结构的元件充当具有增加的载流子迁移率的材料。在一个实施例中，该应变材料层装置包括应变硅。此外，该半导体器件可进一步包括覆盖该应变材料层装置的晶体管控制电极装置，和在该半导体器件层装置中形成的电流电极装置，其与该晶体管控制电极相邻放置，以形成晶体管，其中，该应变材料层装置充当该晶体管的沟道。
更进一步地，在前面段落的半导体器件结构的实施例中，该循序过渡带可进一步包括该多层的第一层覆盖该衬底装置并且包括硅锗、砷化镓和砷化铝之一；该多层的第二层覆盖该多层的第一层，并且包括碳化硅锗、碳化硅、硅、硅锗、砷化镓和砷化铝之一；该多层的第三层覆盖该多层的第二层，并且包括碳化硅锗、碳化硅、硅、硅锗、砷化镓和砷化铝之一；该多层的第四层覆盖该多层的第三层，并且包括硅锗、砷化镓和砷化铝之一；以及该多层的一个或多个附加层覆盖该多层的第四层，该一个或多个附加层的最后一层实际上无缺陷。
该半导体器件结构的循序过渡带可进一步包括在该介电层装置中形成的孔，该孔具有与该衬底装置非正交的侧壁。该半导体结构的该衬底装置仍然进一步包括含有硅、砷化镓、砷化铝、亚磷酸镓(galliumphosphorous)和亚磷酸铟(indium phosphorous)之一的材料。
在又一实施例中，形成半导体器件结构的方法包括形成包括第一弛豫材料的衬底装置，该第一弛豫材料具有第一晶格常数。形成覆盖该衬底装置的介电层装置，该介电层装置具有开口，用于限定从具有第一晶格常数的第一弛豫材料向不同晶格常数材料过渡的循序过渡带。接下来形成具有多个层的循序过渡带，该多个层的每一层包括不同于该多层的任何邻接层的成分，以形成界面，用于促使缺陷迁移至并终止于该循序过渡带的边缘。
由该多个层形成具有超过使其材料成分形成缺陷的临界厚度的厚度的预定交替层，用于消除应变。还形成该多个层的中间层，其介于该预定交替层之间，具有未超过使其材料成分产生应变的临界厚度的厚度，其中，该多个层的上层实际上无缺陷。最后，形成覆盖至少该循序过渡带的半导体器件层装置，该半导体器件层装置包括具有不同晶格常数的第二晶格常数的第二弛豫材料。
该方法可进一步包括形成覆盖该半导体器件层装置的应变材料层。形成具有小于其临界厚度的厚度的该应变材料层，以最小化缺陷并保持应变。该方法还可进一步包括通过在该半导体器件层装置中形成电流电极扩散，并且通过介电层装置形成覆盖该应变材料层并与其分开的栅极电极，来形成晶体管，该应变材料层充当该晶体管的沟道。
此外，根据本公开的实施例，公开了反斜面隔离和T形隔离，其提供了器件的无源器件区中的结构，以终止与应变弛豫关联的缺陷。这样的结构包括促使缺陷在该隔离结构的侧壁上终止的循序过渡带。本公开的实施例的优势包括缺陷终止、应变消除以及其它优势。缺陷终止在衬底孔的侧壁或该反斜面隔离结构上出现，并通过采用层22、24、26、28、30、32和34间的界面促成。应变消除可在较小的垂直跨度(对应于介电层14的厚度)中促成，因为在循序过渡带中可比在该过渡带中没有明显界面的恒定成分或缓变成分的区域中形成并终止更多的缺陷。
尽管如上讨论了各种实施例，但是其它类型的插入层也是可以的。这种其它结构可包括SiGe超晶格、Si和Si-X，其中，希望X为可有效地调整Si晶格，但并不影响伪形态生长的元素。例如，该元素可包括任何Si合金，Si的氧化物/氮化物等，并且还能够以类似方式包括Si-X-Y系统。
在前面的说明书中，已经参考各种实施例说明了本公开。然而，本领域的技术人员明白，可进行各种修改与变化，而不脱离在权利要求中列出的这些实施例的精神与范围。相应地，说明书与附图视为说明意义，而非限制意义。并且所有这些修改将包括在这些实施例的范围之内。
上面对于特定实施例说明了益处、其它优势和问题的解决方案。然而，这些益处、优势、问题的解决方案以及使任何益处、优势或解决方案出现或显得更加明显的任何要素将不被视为任何或所有权利要求的关键的、必须的或本质的特征。如此处所使用，术语“包括”或其另外的变形，目的是涵盖非排它性的内容，使得包括一系列要素的过程、方法、物品或装置不仅包括这些要素，而且包括没有明确列出的或这些过程、方法、物品或装置固有的要素。如此处所使用的，术语“-”定义为一个或多于一个。如此处所使用，术语“多个”定义为两个或多于两个。如此处所使用，术语“另一”定义为至少第二或更多。如此处所使用，术语“包括”和/或“具有”定义为“包含”(例如，开放式语言)。如此处所使用，术语“耦合”，定义为“连接”，但是不一定是直接的或者不一定是机械的连接。
权利要求
1.一种半导体结构，包括衬底，包括具有第一晶格常数的第一弛豫半导体材料；覆盖所述衬底的半导体器件层，该半导体器件层包括具有不同于所述第一晶格常数的第二晶格常数的第二弛豫半导体材料；以及介于所述衬底与所述半导体器件层之间的介电层，该介电层包括循序过渡带，其安置在该介电层中，用于在第一晶格常数和第二晶格常数间过渡，该循序过渡带包括多个层，该多个层中的邻接层具有不同的晶格常数，邻接层中的一个具有超过形成缺陷所必需的第一临界厚度的第一厚度，邻接层的另一个具有未超过第二临界厚度的第二厚度，该多个层的每一邻接层形成界面，用于促使该过渡带中的缺陷迁移至该循序过渡带的边缘。
2.权利要求1所述的半导体结构，其中，所述循序过渡带包括孔，该孔具有实际上垂直于所述衬底的侧壁。
3.权利要求1所述的半导体结构，其中，所述循序过渡带包括孔，该孔具有倾斜的并且以非90度的角度与所述衬底相交的侧壁。
4.权利要求1所述的半导体结构，进一步包括覆盖所述半导体器件层的应变材料层，该应变材料层具有小于其临界厚度的厚度，以最小化缺陷并保持应变。
5.权利要求4所述的半导体器件，进一步包括覆盖所述应变材料层的晶体管控制电极；以及与所述应变材料层相邻放置的晶体管电流电极，所述应变材料层充当晶体管的沟道。
6.权利要求1所述的半导体器件，其中，所述多个层的至少一个邻接对的材料成分不同于所述多个层的所有其它对。
7.权利要求1所述的半导体器件，其中，所述多个层进一步包括多对过渡层，每一对过渡层的第一个包括预定百分比的锗，其中，所述预定百分比在至少两对过渡层间变化。
8.一种半导体器件结构，包括包含有第一弛豫材料的衬底装置，该第一弛豫材料具有第一晶格常数；具有开口的介电层装置，用于限定循序过渡带，以从具有第一晶格常数的第一弛豫材料向不同晶格常数的材料过渡，所述循序过渡带包括多个层，每一层具有不同于所述多个层的任何邻接层的成分，以形成界面，用于促使缺陷迁移至所述循序过渡带的边缘，所述多个层的预定交替层具有超过使其材料成分形成缺陷的临界厚度的厚度，以消除应变，并且所述多个层的中间层具有未超过使其材料成分产生应变的临界厚度的厚度，其中，所述多个层的上层实际上无缺陷；以及覆盖至少所述循序过渡带的半导体器件层装置，该半导体器件层装置包括具有第二晶格常数的第二弛豫材料，其为不同晶格常数的材料。
9.权利要求8所述的半导体器件结构，进一步包括覆盖所述半导体层装置的应变材料层装置，该应变材料层装置为所述半导体器件结构的元件充当具有增加的载流子迁移率的材料。
10.权利要求9所述的半导体器件结构，其中，所述应变材料层装置进一步包括应变硅。
11.权利要求9所述的半导体器件结构，进一步包括覆盖所述应变材料层装置的晶体管控制电极装置；以及在所述半导体器件层装置中形成的电流电极装置，其与所述晶体管控制电极装置邻接，以形成晶体管，其中，所述应变材料层装置充当该晶体管的沟道。
12.权利要求8所述的半导体器件结构，其中，所述循序过渡带进一步包括覆盖所述衬底装置并且包括硅锗、砷化镓和砷化铝之一的多层中的第一层；覆盖所述多层的第一层的所述多层的第二层，所述多层的第二层包括碳化硅锗、碳化硅、硅、硅锗、砷化镓和砷化铝之一；覆盖所述多层的第二层的所述多层的第三层，所述多层的第三层包括碳化硅锗、碳化硅、硅、硅锗、砷化镓和砷化铝之一；覆盖所述多层的第三层的所述多层的第四层，所述多层的第四层包括硅锗、砷化镓和砷化铝之一；以及覆盖所述多层的第四层的所述多层的一个或多个附加层，所述一个或多个附加层的最后一层实际上是无缺陷的材料。
13.权利要求8所述的半导体器件结构，其中，所述循序过渡带进一步包括在所述介电层装置中形成的孔，该孔具有与所述衬底装置非正交的侧壁。
14.权利要求8所述的半导体器件结构，其中，所述衬底装置进一步包括含有硅、砷化镓、砷化铝、亚磷酸镓和亚磷酸铟之一的材料。
15.一种形成半导体器件结构的方法，包括形成包括第一弛豫材料的衬底装置，该第一弛豫材料具有第一晶格常数；形成覆盖所述衬底装置的介电层装置，该介电层装置具有开口，用于限定从具有第一晶格常数的第一弛豫材料向不同晶格常数材料过渡的循序过渡带；形成具有多个层的循序过渡带，该多个层的每一层包括不同于该多层的任何邻接层的成分，以形成界面，用于促使缺陷迁移至该循序过渡带的边缘；形成所述多个层的具有超过使其材料成分形成缺陷的临界厚度的厚度的预定交替层，以消除应变；形成的多个层的中间层，其介于所述预定交替层之间，具有不超过使其材料成分产生应变的临界厚度的厚度，其中，所述多个层的上层实际上无缺陷；以及形成覆盖至少所述循序过渡带的半导体器件层装置，该半导体器件层装置包括具有不同晶格常数的第二晶格常数的第二弛豫材料。
16.权利要求15所述的方法，进一步包括形成覆盖所述半导体器件层装置的应变材料层，所述应变材料层形成有小于其临界厚度的厚度，以最小化缺陷并保持应变。
17.权利要求15所述的方法，进一步包括通过在所述半导体器件层装置中形成电流电极扩散，并且通过介电层装置形成覆盖所述应变材料层并与其分开的栅极电极，来形成晶体管，所述应变材料层充当该晶体管的沟道。
18.权利要求15所述的方法，进一步包括外延生长所述多个层的每一层。
19.一种形成半导体器件的方法，包括提供衬底，该衬底包括具有第一晶格常数的第一弛豫半导体材料；提供覆盖所述衬底的半导体器件层，该半导体器件层包括具有不同于所述第一晶格常数的第二晶格常数的第二弛豫半导体材料；以及在所述衬底与所述半导体器件层间插入介电层，该介电层具有安置在所述介电层中的循序过渡带，用于在所述第一晶格常数与所述第二晶格常数间过渡；以及形成具有多个层的所述循序过渡带，该多个层中的邻接层具有不同的晶格常数，每一邻接层中的一个具有超过形成缺陷所必需的第一临界厚度的第一厚度，每一邻接层的另一个具有未超过第二临界厚度的第二厚度，该多个层的每一邻接层形成界面，用于促使所述过渡带中的缺陷迁移至所述循序过渡带的边缘，所述循序过渡带的上表面实际上无缺陷。
20.权利要求19所述的方法，进一步包括形成覆盖所述半导体器件层的应变材料层，该应变材料层具有小于其临界厚度的厚度，以最小化缺陷并保持应变。
21.权利要求19所述的方法，进一步包括在所述半导体器件层中形成晶体管，并覆盖所述应变材料层，该晶体管包括在所述半导体器件层内注入的源极与漏极，并且包括覆盖所述应变材料层的栅极，所述应变材料层充当该晶体管的沟道。
全文摘要
一种半导体结构(10)，其包括衬底，该衬底含有具有第一晶格常数的第一弛豫半导体材料。半导体器件层(34)覆盖该衬底，其中，该半导体器件层包括第二弛豫半导体材料(22)，其具有不同于该第一晶格常数的第二晶格常数。此外，在该衬底与该半导体器件层间插入介电层，其中，该介电层插入在该衬底与该半导体器件层之间，其中，该介电层包括安置在该介电层中的循序过渡带，用于在该第一晶格常数与该第二晶格常数间过渡。该循序过渡带包括多个层，该多个层中的邻接层具有不同的晶格常数，邻接层中的一个具有超过形成缺陷所必需的第一临界厚度的第一厚度，邻接层的另一个具有未超过第二临界厚度的第二厚度。该多个层的每一邻接层形成界面，用于促使该过渡带中的缺陷迁移至并终止于该循序过渡带的边缘。还公开了一种制造该半导体结构的方法。
文档编号H01L29/30GK1853260SQ200480026575
公开日2006年10月25日 申请日期2004年9月27日 优先权日2003年10月2日
发明者刘春丽, 亚历山大·L·巴尔, 约翰·M·格兰特, 比希-安·阮, 马里乌斯·K·奥尔沃夫斯基, 塔伯·A·斯蒂芬斯, 泰德·R·怀特, 肖恩·G·托马斯 申请人:飞思卡尔半导体公司