具有二极管钳位的漏极扩展mosfet的制作方法

专利名称：具有二极管钳位的漏极扩展mosfet的制作方法
具有二极管钳位的漏极扩展MOSFET技术领域
本发明一般地涉及半导体器件，更具体地说，涉及扩展漏极 的MOS晶体管器件和用于制作该器件的加工方法。
技术背景
对于高功率开关应用，功率半导体产品一般通过利用N型 或P型沟道的漏极扩展金属-氧化物-半导体(DEMOS)晶体管器件， 如横向扩散MOS (LDMOS)器件或简化表面场(RESURF)晶体管加 工而成。DEMOS器件有利地将短沟道操作与高电流处理能力、相对低 的漏-源导通电阻(Rdson)和经受高阻塞电压而不出现电压击穿失效 的能力结合起来。击穿电压一般被测量为在栅极和源极短接在一起的 情况下漏极到源极的击穿电压(BVdss)，其中DEMOS器件的设计常 常涉及到在击穿电压BVdss和Rdson之间进行折中。除了性能优势之 外，DEMOS器件加工相对地易于集成到CMOS工艺流程中，便于用 在单个集成电路(IC)内也要加工逻辑电路、低功率模拟电路或其它 电路的器件中。
N型沟道漏极扩展晶体管(DENMOS)是一般形成于n阱中 的非对称器件，同时在该n阱中形成p阱(例如，有时被称为p型基 体)。在该p阱内形成n型源极，其中该p阱提供在该源极和扩展n型 漏极之间的p型沟道区。该扩展漏极一般包括注入到该n阱内的n型 漏极和在该n阱内扩展于该沟道区和该漏极之间的漂移区。在漏极侧 的低n型掺杂提供具有高阻塞电压能力的大片耗尽层，其中一般通过p 型背栅连接将p阱连接到源极以防止p阱浮接，从而稳定器件阈值 (Vt)。将器件漏极区和沟道(例如，扩展的沟道)隔离开来以便在它 们之间的n型半导体材料中提供漂移区或漏极扩展。在操作中，漏极 和沟道之间的间隔伸展到电场之外，从而增大器件的击穿电压额定值 (更高的BVdss)。但是，漏极的扩展增大了漏-源电流通路的电阻 (Rdson)，因此DEMOS器件的设计往往涉及在高击穿电压BVdss和低Rdson之间的折中。
DEMOS器件已被广泛用于要求高阻塞电压和高电流载流能 力的功率开关应用，特别是对于要驱动螺线管或其它电感负载的情况。 在一个普通配置中，两个或四个n沟道DEMOS器件被布置为半"H 桥"电路或全"H桥"电路来驱动负载。在半H桥布置中，将两个DEMOS 晶体管串行耦连在电源VCC和接地之间，同时将负载从两个晶体管之 间的中间节点耦连到接地上。在这一配置中，中间节点和接地之间的 晶体管被称为"低侧"晶体管，而另一个晶体管被称为"高侧"晶体 管，其中这两个晶体管交替激活以给负载提供电流。在全H桥驱动电 路中，提供两个高侧驱动器和两个低侧驱动器，其中负载被耦连在两 个中间节点之间。
在操作中，高侧DEMOS具有与电源耦连的漏极和与负载耦 连的源极。在"导通"状态，高侧驱动器将电流从电源传导到负载， 其中实际上源极被上拉到电源电压。在具有p型掺杂的硅衬底的晶片 上加工典型的DEMOS器件，同时在该衬底上形成外延硅层，其中使 衬底接地且在外延硅层中形成晶体管源极、漏极和沟道(例如，包括n 阱和p阱)。因此，在高侧DEMOS器件的导通状态，需要将围绕源极 的p阱从接地的下面的p型衬底分离开以防止p阱和衬底之间的穿通 电流。尽管n阱可以在p阱下方扩展，n阱一般仅轻度掺杂，因此不能 提供从源极到衬底的导通状态穿通电流的足够势垒。因此，在形成外 延硅层之前，有时在衬底中形成重掺杂的n型掩埋层(例如，NBL)， 以便将n阱和衬底隔离开，并因此抑制高侧DEMOS器件中从p阱到 衬底的导通状态穿通电流。可以通过深度扩散或注入区(sinker)将该 n型掩埋层连接到这些高侧DEMOS器件的漏极端子上，并因此将其系 结到电源电压以便防止或抑制导通状态穿通电流。
尽管n型掩埋层可以防止导通状态穿通电流，但NBL限制 高侧DEMOS驱动器的截止状态击穿电压额定值。在"截止"状态， 低侧驱动器导通的同时高侧驱动器的源极被实际下拉到接地，其中穿 过高侧DEMOS的漏-源电压实际上是电源电压VCC。在高电压开关应 用中，p阱下面的n型掩埋层的存在限制器件的漏-源击穿，因为n型 掩埋层在VCC处被系结到漏极。在这种情况下，p阱接地，因为源极6在截止状态是低电位，且电源电压VCC在穿过n阱部分时实际上被降 低，该n阱部分扩展于p阱底部和n型掩埋层之间，以及p阱的沟道 侧和漏极之间。此外，由于在驱动电感负载时高侧驱动器被关断，瞬 时漏-源电压会增大到超过电源电平VCC。
在这些情况下，可以调节漏极与p阱之间的横向间隔来防止 从P阱到漏极的击穿。但是，p阱底部到n型掩埋层之间的垂直间隔更 难以增大。 一种方法是增大外延硅层的厚度。但是，这在工艺复杂性 方面是昂贵的，特别是形成深度扩散以连接n型掩埋层到漏极的情况。 因此，需要有改进的DEMOS器件和加工方法，通过这些器件和方法 可以实现增大的电压击穿承受能力，而不增大外延硅层的厚度，也不 牺牲器件性能。发明内容
本发明涉及n沟道或p沟道漏极扩展MOS (DEMOS)晶体 管和加工方法，其中扩展漏极与第一掩埋层分离开来且通过内部或外 部二极管与其相耦连。本发明有助于增大高侧驱动器和其它DEMOS 器件的击穿电压操作而不需要更厚的外延硅层也不会反向影响Rdson， 据此对现有加工工艺流程作最小变化，就可以实现增大的驱动操作电 压。可以通过第二掩埋层将第一掩埋层与扩展漏极隔离开来，第二掩 埋层具有相反的导电类型且在外延生长之前形成。可以在外延层中分 离地形成二极管，以在互联层或金属化层中形成从阳极到第一掩埋层 的连接和从阴极到扩展漏极的连接，或者形成外部连接来将外部二极 管耦连到第一掩埋层和扩展漏极之间。


图1是图示说明利用两对低侧和高侧漏极扩展NMOS器件 来驱动负载的全H桥电路器件的示意图，其中可以实现本发明的一个 或更多方面；
图2A是图示说明传统高侧DENMOS晶体管的横截面的局 部侧面正视图2B是图2A的传统高侧晶体管的侧面正视图，其图示说明截止状态中在漂移区的等电位电压线和在高漏-源电压下易于击穿的区域；
图3是依照本发明的一个或更多方面的某区域的局部侧面 正视图，其图示说明示例性高侧DENMOS晶体管，该晶体管具有将扩 展漏极与下面的n型掩埋层隔离开的p型掩埋层，以及将n型掩埋层 和扩展漏极耦连在一起的二极管钳位；
图3B是图3A的示例性高侧DENMOS晶体管的侧面正视 图，其图示说明截止状态下漂移区内的等电位电压线；
图3C是图示说明漏极电流(Id)与漏-源电压(Vds)关系曲 线的图，其图示说明针对图2A和图3A的高侧DENMOS驱动器晶体管的 比较击穿电压性能；
图4是图示说明依照本发明加工半导体器件和高侧 DENMOS驱动器晶体管的示例性方法的流程图5A-5H是某部分的局部侧面正视图，该部分图示说明图 3A的高侧DENMOS驱动器晶体管的示例性实施方式，该驱动器晶体 管具有将n型掩埋层和扩展漏极耦连在一起的内部二极管，该图依照 图4的方法大体显示加工的各个阶段；
图6A-6D是某部分的局部侧面正视图，该部分图示说明图 3A的高侧DENMOS驱动器晶体管的另一个可能实施方式，该驱动器 晶体管具有用于在n型掩埋层和扩展漏极之间耦连外部二极管的外部 连接，该图依照图4的方法大体显示加工的各个阶段；
图6E是顶部平面视图，其依照本发明图示说明具有外部二 极管连接的图1的全H桥电路器件的单芯片实施方式；以及
图6F是顶部平面视图，其依照本发明图示说明具有用于外 部二极管的外部连接的单个高侧驱动器晶体管的实施方式。
具体实施方式
本发明提供改进的DEMOS晶体管及其加工方法，据此可以 实现高击穿电压额定值而不增大外延硅层厚度，其中掩埋层通过二极 管与扩展漏极耦连的。本发明发现在全桥或半桥电路的高侧驱动器晶 体管应用中特别有用，尽管本发明的晶体管和方法并不限于这些应用。在后面以NMOS驱动器晶体管为例对本发明的各个方面进行图示说明 和描述，尽管PMOS实施方式也是可行的，只需要将p型掺杂区替换 为n型掺杂区即可，反之亦然。此外，虽然下面的示例性器件利用具 有硅衬底和覆盖外延硅层的半导体基体来形成，但也可以利用其它半 导体基体，包括但不局限于标准半导体晶片、SOI晶片等等，其中所有 这些变体实施方式都被认为落在本发明和附属权利要求的范围之内。
图1图示说明由DC电源电压VCC供电的全H桥驱动器半 导体器件102，其中可以实现本发明的各个方面。如更下面关于图6E 所示和所述，半导体器件102可以被构建为具有四个驱动器晶体管 Tl-T4和用于电源、栅极信号和负载端子的外部连接的单一IC 102a， 且可以选择性地提供用于针对高侧驱动器T2和/或T3的外部二极管的 连接。图6F图示说明另一个可能的器件102b，其中在IC中提供单一 高侧驱动器，该IC具有用于漏极、源极、栅极、背栅和选择性阳极连 接的外部连接。本发明可以作为替代应用于其中具有任意数量组件的 其它集成电路中，在这些集成电路中需要高击穿电压的扩展漏极MOS 晶体管。
如图1所示，示例性器件102包括四个n沟道漏极扩展MOS (DENMOS)器件Tl-T4，它们分别具有相应的源极Sl-S4、漏极Dl-D4 和栅极Gl-G4，且被耦连在H桥中来驱动耦连在中间节点Nl和N2之 间的负载。晶体管Tl-T4被布置成两对低侧和高侧驱动器(Tl & T2 和T4 & T3)，同时负载被耦连在两对低侧和高侧驱动器的中间节点之 间，由此形成"H形"电路。可以利用晶体管Tl和T2实现半桥驱动 器电路，同时负载右手侧的节点N2被耦连到接地上，其中T3和T4 可以被忽略。在一个示例中，对于汽车应用、便携式电子器件等，电 源电压VCC可以是电池电源的正极端子，而接地可以是该电池的负极 端子。
在图1的H桥的左侧，低侧驱动器Tl和高侧驱动器T2被 串连耦连在电源电压VCC和接地之间，而另一对T4和T3以类似方式 连接。高侧驱动器晶体管T2具有耦连到VCC上的漏极D2和在负载 处与中间节点Nl相耦连的源极S2。低侧晶体管Tl具有耦连到节点 Nl的漏极Dl和耦连到接地的源极Sl。晶体管Tl和T2之间的节点Nl被耦连到负载的第一端子，而另一个负载端子N2被耦连到另一个 晶体管对T3和T4，其中负载一般不是器件102的一部分。高侧和低 侧晶体管栅极Gl-G4受到控制以便以交替的方式驱动负载。当晶体管 T2和T4导通时，电流沿第一方向(图1中向右)流过高侧晶体管T2 和负载，而当晶体管T3和T1均导通时，电流沿第二相反方向流过负 载和低侧晶体管T1。
为了评价传统DEMOS晶体管在如图1中的H桥之类应用 中的一个或多个缺点，图2A和2B图示说明具有传统高侧DENMOS 晶体管3的半导体器件2，其中图2B图示说明截止状态下高侧驱动器 3的漂移区内的等电位电压线，以便图示说明其击穿电压限制。在下文 以H桥驱动器电路为例简要描述了传统的高侧驱动器晶体管3以便于 评价本发明的可能优势，其中可以耦连DENMOS晶体管3，来驱动全 桥或半桥驱动器电路配置中的负载，如图1的H桥电路中的T2。
如图2A所示，器件2包括p型掺杂的硅衬底4，在该衬底 上形成外延硅层6。 n型掩埋层(NBL) 20位于高侧器件3下面的衬底 4中且局部扩展到外延硅层6中。通过n型掺杂剂在n型掩埋层20之 上的外延硅层6中注入n阱8，并在n阱8内形成p阱或p基体18。 在低侧和高侧晶体管1和3的晶体管器件端子之间的外延硅层6的上 部中形成场氧化物(FOX)隔离结构34。在p阱18中形成p型背栅 52和n型源极54，且在n阱8中形成n型漏极56。在p阱18的沟道 部分之上形成栅结构，其包括栅氧化物40和栅电极42，其中对传统的 高侧DENMOS晶体管3的栅极G2、源极S2和漏极D2进行标注，正 如被耦连以形成上面用于说明的图1中的半H桥或全H桥。
在这种驱动器应用中，高侧器件漏极56与电源电压VCC相 连且源极54在中间节点Nl处与负载耦连。当高侧晶体管3导通时， 源极54和漏极56均处于或接近电源电压VCC，其中n型掩埋层20 有助于防止穿通电流在p阱18和接地的p型衬底4之间流动，其中n 型掩埋层20被系结到漏极56 (例如，至VCC)。但是，当高侧晶体管 3截止时，通过低侧晶体管实际上将源极54下拉到接地，据此高侧 DENMOS 3两端的漏-源电压实际上是电源电压VCC。此外，当从导通 状态转换到截止状态时，若负载为电感性的，则高侧驱动器3会经受大于VCC的瞬时漏-源电压。图2B图示说明截止状态下高侧晶体管3 内n阱8的漂移区中的等电位电压线。在这些高漏-源电压水平上，在 区域21和22中产生高电场，在这些区域等电位线间隔紧密，其中图2 所示的高侧驱动器3处于仅低于击穿水平的Vds。
本发明者已经认识到由于至少部分的n型掩埋层20位于n 阱8之下，在高侧驱动器截止状态中处于较高电源电压时这些区域21 和22易于击穿，其中所示传统DENMOS 3的击穿电压BVdss相对较 低。因此，虽然n型掩埋层20抑制从p阱18到衬底4的导通状态穿 通电流，高侧驱动器3的截止状态击穿电压BVdss受到NBL 20的存 在的限制。从这方面来说，本发明者己认识到处于漏极电位(VCC) 的n型掩埋层20的存在导致在高的漏-源电压水平上图2B中的等位线 聚集，特别是在图2B中的区域21和22中。如果缺少设计变化，则不 冒截止状态或瞬时的电压击穿的危险，就不能增大电源电压VCC。 一 种方法是降低n阱8的掺杂浓度来改善击穿电压性能。但是，这一方 法由于增大Rdson而反向影响导通状态驱动电流。另一个方法是增大 外延硅层6的厚度。但是，如上所述，加工更厚的外延层6导致工艺 复杂化，且超越某个数值可能是不可行的。
本发明提供易于改进击穿电压额定值而不增大Rdson或外 延硅层厚度的DEMOS晶体管。因此本发明易于在要求更高电源电压 的新应用中使用这些器件，这些应用包括但不局限于如图1所示的全H 桥或半H桥配置，同时避免或减轻对漏极扩展MOS器件中Rdson和 BVdss的通常折中，以及对现有加工工艺流程不会带来显著改动。图 3A-3C图示说明图1的H桥驱动器件102中的示例性DENMOS高侧 驱动器晶体管T2，其中通过p型掩埋层130将n型掩埋层120与器件 的扩展漏极隔离开来，且其中在n型掩埋层120与漏极之间耦连二极 管148以增大击穿电压，而不需要增大外延厚度。尽管以在具有硅衬 底和覆盖外延硅层的半导体基体中形成的DENMOS高侧驱动器为例 进行了图示说明，但在本发明范围内其它实施方式也是可能的，例如， PMOS实施方式、利用其它半导体基体结构加工的器件、其它漏极扩 展MOS晶体管(例如，RESURF器件等)和/或高侧驱动器应用中的 未使用的晶体管。此外，如上所述，二极管148可以被集成到器件102中或者可以处于外部。
如图3A所示，在半导体基体中形成器件102，该半导体基 体包含p型掺杂的硅衬底104和形成于衬底104上的外延硅层106。在 形成外延硅层106之前，在衬底104中其预期的高侧驱动器区域之下 形成(例如，注入和扩散)n型掩埋层(NBL) 120，而在该高侧驱动 器区域的n型掩埋层之上形成(例如，注入)p型掩埋层(PBL) 130， 从而将p型掩埋层130置于n型掩埋层120和覆盖的高侧DENMOS晶 体管T2之间，其中在外延硅层的外延生长过程中和/或向器件102提 供热能的随后加工工艺步骤中，p型掩埋层130的一些被注入的p型掺 杂剂会向上扩散到外延硅层106内。此外，在这种热处理过程中，p 型掩埋层130会阻止或抑制n型掩埋层120的n型掺杂剂的向上扩散。
晶体管T2还包含利用n型掺杂剂(例如，砷、磷等)在外 延硅层106中注入的n阱108，以及形成于n阱108内的p阱或p基体 118，同时在晶体管源极、漏极和背栅端子之间的外延硅层106上部形 成场氧化物(FOX)结构134。可能有其它实施方式，例如，背栅可以 被直接连接到源极，或者利用浅槽隔离(STI)技术、淀积氧化物等来 形成隔离结构，其中所有这些替代性实施方式都使第一掩埋层(例如， NBL 120)与DEMOS通过具有相反导电类型的第二掩埋层(例如，PBL 130)隔离开来，同时在二者之间耦连二极管(例如，二极管148)，这 些方案都被认为落于本发明及附属权利要求的范围之内。
晶体管T2包含形成于p阱118中的p型背栅152和n型源 极154，以及形成于n阱中的n型漏极156，其中漏极150和p阱118 之间的部分n阱108提供漏极扩展或漂移区。因此，晶体管T3包括扩 展漏极，该扩展漏极包含n阱108的漂移区和漏极156。在操作中，背 栅152可以但非必需地被耦连到覆盖金属化层(未图示)中的源极154。 在一个可能的替代性实施方式中，对于背栅152到源极154的直接连 接，可以忽略背栅152和源极154之间的场氧化物(FOX)结构134。 在p阱118的沟道部分和n阱108的部分漂移区之上形成栅极结构， 该栅极结构包括栅氧化物140和栅电极142，其中部分栅电极142进一 步在示例性晶体管T2中n阱108的漏极扩展或漂移区上面的场氧化物 结构134上扩展。
在半H桥或全H桥负载驱动器配置中，将漏极156连同内 部或外部二极管148的阴极一起连接到电源电压VCC上，而将源极154 耦连到图1中的中间节点N1处的负载上。在高侧DENMOS晶体管T2 的导通状态，源极154被上拉到接近电源电压VCC，其中n型掩埋层 120有助于防止穿通电流在p阱118和接地的p型衬底104之间流动。 在截止状态，电源电压VCC的大部分出现在漏极156和源极154之间。 但是，与传统高侧驱动器中将n型掩埋层(例如，图2A中的NBL20) 耦连到漏极上不同的是，示例性器件102中的n型掩埋层120通过p 型掩埋层130与扩展漏极隔离开来(例如，与n阱108的漏极156和 漂移区隔离开)，其中二极管148被耦连在n型掩埋层120和扩展漏极 之间。因此，n型掩埋层120的截止状态电位低于VCC。
较低的n型掩埋层电位和插入p型掩埋层的存在导致在截止 状态下器件中出现与传统高侧驱动器中的电场相比大不相同的电场分 布。图3B图示说明在高漏-源电压下的高侧器件T2，该高漏-源电压比 上面图2B的要高出约60%而没有出现电压击穿，这里n型掩埋层120 处于比漏极156更低的电压下，其中部分电源电压出现在二极管148 的两端。在这一示例中，示例性高侧DENMOS晶体管T2的设计参数 (例如，尺寸、掺杂浓度等)与图2A中的传统器件3几乎一样，只是 添加了 p型掩埋层130和二极管148。因此，添加p型掩埋层130和耦 连n型掩埋层120与扩展漏极的二极管使得能够工作在更高的电源电 压VCC下，而不经历截止状态电压击穿，其中BVdss被显著增大而没 有增大外延硅层厚度，并且没有改变Rdson。
图3C提供图示说明漏极电流(Id)与漏-源电压(Vds)的 关系的曲线162和164的图，这两条曲线分别对应图2A的传统高侧 DENMOS 3和图3A的示例性高侧DEMOS晶体管T2。从图160可以 看出，图3A的晶体管T3可以安全地运行于高得多的电压下而不击穿， 其中相应的BVdss 164要比图2A的传统高侧DENMOS3的BVdss 162 高出超过60%。因此，n型掩埋层120与扩展漏极156、 108之间的隔 离以及在其二者之间耦连二极管148显著地提供更高的击穿电压，允 许利用更高的电源电压VCC，而不增大外延硅层106的厚度，并且不 会对Rdson产生显著的反向影响。13
在优选实施方案中，n型掩埋层120的掺杂浓度要高于p型 掩埋层130的掺杂浓度，以便当n阱108在p阱118和p型掩埋层130 之间耗尽时，抑制导通状态穿通电流在p阱118和p型衬底104之间 流动。在一个示例中，p型掩埋层130具有大于等于约5E15cm-s和小 于等于约5E17 cm'3的最大掺杂浓度，其中n型掩埋层120具有大于等 于约1E17 cm^和小于等于约1E20 cm—s的最大掺杂浓度，且n型掩埋 层最大浓度高于p型掩埋层130的最大浓度。
本发明的另一方面提供用于半导体器件加工的方法，其可以 被用于加工具有NMOS和/或PMOS扩展漏极晶体管的器件，这些晶 体管具有改进的击穿电压性能。在本发明的这一方面，在衬底中注入 具有第一导电类型的第一掩埋层，然后注入具有第二导电类型的第二 掩埋层。在被注入的衬底之上形成外延硅层，并在外延硅层中的第二 掩埋层上面形成漏极扩展MOS晶体管，其中晶体管的扩展漏极与第一 掩埋层分离开。该方法可以包括在外延层中形成二极管来将第一掩埋 层耦连到扩展漏极上，或形成到第一掩埋层和扩展漏极的外部连接以 便在二者之间耦连外部二极管。
图4依照本发明的这一方面图示说明用于加工半导体器件 和DEMOS晶体管的示例性方法202，而图5A-5H在提供内部二极管 148的情况下大致依照图4的方法202图示说明不同加工阶段的示例性 半导体器件102。图6A-6D图示说明器件102和方法202的另一个实 施方式的加工过程，其中提供针对外部二极管148的连接。可以利用 本发明的其它方法来形成PMOS器件，其中将p型掺杂剂替换为n型 掺杂剂，反之亦然。此外，可以利用方法202来形成具有内部二极管 的器件，这些内部二极管用于将第一掩埋层耦连到DEMOS晶体管的 扩展漏极，和/或利用这一方法来产生具有外部可用连接的器件，这些 外部可用连接用于将外部二极管耦连在第一掩埋层和扩展漏极之间， 其中所有这些替代性实施方式被认为落于本发明和附属权利要求的范 围内。
虽然在下面将示例性方法202图示说明和描述成一系列动 作或事件，应该认识到本发明并不限于所图示说明的这些动作或事件 的排序。例如，依照本发明， 一些动作可以以不同的次序发生，和/或与除此处所示和/或所述的那些动作或事件之外的其它动作或事件同时 发生。另外，依照本发明并非需要所有示出的步骤来实现一种方法。 此外，既可以结合此处所示和所述的器件加工也可以结合未示出的其 它器件和结构来实现依照本发明的方法。
方法202开始于图4中的204，接着在206处在衬底中注入 n型掩埋层(例如，NBL)， n型掩埋层也可以选择性地在208处被扩 散。在示例性半导体器件102中，在驱动器区域112为高侧器件T2提 供n型掩埋层120，也可以在器件102的其它地方注入该n型掩埋层， 包括在二极管区域111的分离n型掩埋层120a。在图5A中，图示说明 的器件102在硅衬底104的各部分之上形成的NBL注入掩膜302以暴 露出在预期的高侧驱动器区域112的衬底104的上表面的一部分，同 时覆盖预期的内部二极管区域111的一部分。通过适当放置掩膜302 以便注入n型掺杂剂(例如，砷、磷等)到衬底104的暴露部分来执 行注入工艺304，从而在驱动器区域112中形成n型掩埋层120(例如， 具有第一导电类型的第一掩埋层)以及在二极管区域111形成分离的n 型掩埋层120a。可以在步骤208选择性地执行扩散退火(未图示)以 便驱动n型掺杂剂更深入到衬底104内，从而使n型掩埋层120、 120a 从初始的注入区域向下和横向向外扩展。
在图4中的210处，注入具有第二导电类型的第二掩埋层(例 如，器件102中的p型掩埋层130)，其可以选择性地在212处被扩散。 在图5B中，形成掩膜312，其在预期的高侧区域112暴露出部分n型 掩埋层120，且执行注入工艺314来提供p型掺杂剂(例如，硼等)到 衬底104的暴露部分内。如图5B所示，高侧区域112中的示例性p型 掩埋层130位于器件102的n型掩埋层120内，其中在212处可以选 择性地执行另一次扩散退火，以便横向和向下驱动注入的p型掺杂剂， 从而扩展p型掩埋层130。
在图4中的214处，执行外延生长工艺来在衬底104上生长 外延硅层106。在214处可以利用任何适当的外延生长处理，该处理在 衬底104的上表面上形成外延硅层106。在图5C中，通过工艺322在 衬底104上形成外延硅层106，其中与外延生长工艺322相关的热能量 导致p型掩埋层130的部分p型掺杂剂向上扩散，从而部分p型掩埋层130扩展进入外延硅层106内。类似地，n型掩埋层120的末端部分 会向上扩散到高侧驱动器区域112外的外延硅层106内，而二极管区n 型掩埋层120a也向上扩展进入外延硅层106内。但是，在214处的外 延工艺322过程之中和之后，p型掩埋层130 —般防止或抑制高侧驱动 器区域112中至少部分n型掩埋层120的向上扩散，并在n型掩埋层 120和随后形成的DEMOS扩展漏极(例如，图3A中的漏极156和n 阱108)之间提供物理势垒。
在216处，在高侧区域112的外延硅层106中注入n阱，然 后在218处可以热扩散该n阱。在216处形成n阱之前或之后，在外 延硅层106中形成深的n型扩散(例如，注入区)，以提供到n型掩埋 层120的连接。在图5D和6A中，在外延硅层106上形成掩膜324， 同时执行n型注入326和热扩散退火(未图示)来生成区域111中到n 型掩埋层120的n型注入区107连接。在图5E和6B中形成掩膜332， 其暴露出所有的或部分的预期高侧驱动器区域112，并执行注入334来 在其中生成n阱108 (例如，图5E中的n阱108a-108c和图6B中的n 阱108)。在要在器件102中形成内部二极管148的情况下，如图5E 所示，掩膜332暴露出二极管区域111的两部分，从而218处的注入 在二极管区域111中生成向下扩展到n型掩埋层120a的阴极n阱108a 和108c，且还在高侧驱动器区域112中生成DEMOS n阱108b，在此 之后在218处可以执行热扩散退火。
在220处，将p阱或p基底区域118注入到部分的晶体管n 阱108内，在此之后可以进行另一次热扩散退火(未图示)。图5F图 示说明内部二极管148的情况，其中形成掩膜342来暴露出DEMOS n 阱108b中以及n阱108a和108c之间的二极管区域112中的外延层106 的预期p阱区域。然后执行注入工艺344来生成阳极p阱U8a，从而 生成外延层106中的内部二极管148以及晶体管p阱118b，其中n阱 108b扩展到p阱118b和p型掩埋层130之间的p阱118b之下。在这 种配置中，n阱108a和108c以及二极管区的n型掩埋层120a用来将 二极管p阱118a与外延层106的剩余部分和与p衬底104隔离开。图 6C图示说明使用外部二极管148的情况，其中在晶体管n阱108中生 成单一的p阱118，其中掩膜342覆盖区域111。在本发明的范围内可以利用任何适当的注入工艺来形成掩埋层120、 130和阱108、 118，同 时在任何、全部或没有一个注入之后选择性执行专用的扩散退火，其 中所有这些变体实施方式都被认为是落于本发明的范围之内。
在图4中的222处，利用任何适当的技术来形成隔离结构 134，这些技术诸如硅的局部氧化(LOCOS)、浅槽隔离技术(STI)、 淀积氧化物等。在示例性器件102中，如图5G所示，分别对二极管区 域111和高侧区域112形成场氧化物(FOX)结构134。如图5H和6D 所示，通过，例如，热氧化处理在器件上表面形成薄的栅氧化物140 (例如，在方法202中的224处)，并在226处在薄的栅氧化物140上 淀积栅极多晶硅层142。在228处对栅氧化物140和多晶硅142进行图 案化以形成在图5H中的p阱118b (图6D中的p阱118)的沟道区之 上扩展的栅极结构。
在形成图案化的栅极结构后，可以执行LDD禾口/或MDD注 入并在230处沿图案化的栅极结构的横向侧壁形成侧壁间隔。在232 处，利用n型掺杂剂注入源极区域154和漏极区域156，而在234处利 用p型掺杂剂注入背栅152，其中可以利用任何适当的掩膜和注入工艺 来形成n型源极154和漏极156以及p型背栅152。然后在236和238 处分别执行硅化、金属化和其它后端处理，以便在DEMOS晶体管T2 的栅极142、源极154、漏极156和背栅152之上的第一金属前介质 (PMD)层174中，以及在内部二极管148的情况下(图5H)在p型 阳极118a和n型阴极118a之上生成导电性金属硅化物材料172和导电 性接触插头178 (例如，钨等)。
然后在240处形成更多的金属化层(未图示)来生成多级互 联布线结构，之后图4中的方法202结束于240处。如图5H示意性所 示，在内部二极管情况下，n型掩埋层120通过n型注入区107以及 注入区107和阳极118a之上的导电性接触插头178与阳极p阱118a 耦连，然后可以使n型掩埋层120连接到覆盖金属化层中。如图6D所 示，当利用外部二极管148时，提供来自金属化布线的外部阳极连接 以便连接二极管148到n型掩埋层120，并提供来自D2的外部漏极连 接以便与二极管148的阴极相连。
图6E和图6F分别图示说明两种可能完成的半导体器件17102a和102b,其分别为外部二极管148的阳极和阴极提供外部连接。 图6E依照本发明图示说明图1的全H桥电路器件的示例性单芯片实施 方式102a，该全H桥电路器件具有外部二极管连接，这些连接分别用 于在高侧驱动器DEMOS晶体管T2和T3的n型掩埋层120 (阳极) 和扩展漏极(阴极)之间耦连二极管148a和148b。图6F图示说明另 一个示例性器件102b，其包含单个高侧驱动器晶体管(例如，T2)，该 高侧驱动器晶体管具有用于在n型掩埋层120和漏极156之间耦连外 部二极管148的外部阳极连接。
尽管己经通过一个或多个实施方式对本发明进行图示说明 和描述，也可以对已图示说明的示例作出更动和/或修改而不偏离本发 明的范围。
权利要求
1.一种漏极扩展的MOS晶体管，其包含一具有第一导电类型的源极，其形成在半导体基体中；一具有所述第一导电类型的漏极，其在所述半导体基体中与所述源极横向隔离；一具有所述第一导电类型的漂移区，其位于所述半导体基体中的所述漏极和所述源极之间；一具有第二导电类型的沟道区，其扩展于所述半导体基体中的所述漂移区和所述源极之间，其中所述漂移区扩展于所述沟道区和所述漏极之间；一位于所述沟道区之上的栅极；一具有所述第一导电类型的第一掩埋层，其位于所述源极、所述沟道区和所述漂移区之下，所述第一掩埋层与所述漂移区和所述漏极分离开来；和一二极管，其具有与所述第一掩埋层相耦连的阳极以及与所述漂移区和所述漏极中的至少一个相耦连的阴极。
2. 根据权利要求1所述的晶体管，其进一步包含具有所述第二导 电类型的第二掩埋层，其位于所述源极、所述沟道区和所述漂移区之 下，其中所述第二掩埋层将所述第一掩埋层与所述漏极和所述漂移区 分离开来，且其中所述二极管与所述第二掩埋层分离开来。
3. 根据权利要求2所述的晶体管，其中所述半导体基体包含硅衬 底和形成于所述硅衬底之上的外延硅层，其中所述源极、所述漏极、 所述沟道区和所述漂移区位于所述外延硅层中，且其中至少一部分的 所述第二掩埋层位于所述硅衬底中。
4. 根据权利要求3所述的晶体管，其中所述二极管被形成于所述 外延硅层中。
5. 根据权利要求2所述的晶体管，其中所述第一掩埋层位于至少 一部分的所述第二掩埋层之下。
6. 根据权利要求2所述的晶体管，其包含具有所述第一导电类型 的第一阱，其扩展于所述源极、所述漏极和所述沟道之下的所述半导 体基体中，其中所述第二掩埋层位于所述第一阱之下。
7. 根据权利要求6所述的晶体管，其包含具有所述第二导电类型 的第二阱，其位于所述第一阱内，所述第二阱扩展于所述源极和所述 栅极之下，其中部分所述第一阱扩展于所述第二阱和所述第二掩埋层 之间。
8. 根据权利要求1所述的晶体管，其中所述二极管形成于所述半 导体基体中。
9. 根据权利要求1所述的晶体管，其中所述第一导电类型是n型 而所述第二导电类型是p型。
10. 根据权利要求1或2所述的晶体管，其中所述晶体管包含漏极 扩展的MOS晶体管。
11. 一种加工半导体器件的方法，所述方法包含 提供硅衬底；在所述硅衬底中注入具有第一导电类型的第一掩埋层； 在所述硅衬底中注入具有第二导电类型的第二掩埋层； 在注入所述第二掩埋层之后在所述硅衬底上形成外延硅层；和 在所述外延硅层中所述第二掩埋层上形成漏极扩展的MOS晶体管，所述漏极扩展的MOS晶体管包含具有所述第一导电类型的扩展漏极，所述扩展漏极与所述第一掩埋层分离开来。
12. 根据权利要求11所述的方法，其进一步包含形成到所述第一 掩埋层和所述扩展漏极的外部连接以用于在所述第一掩埋层和所述扩展漏极之间耦连外部二极管。
13. 根据权利要求ll所述的方法，进一步包含-在所述外延硅层中形成二极管，所述二极管包含阳极和阴极； 将所述阳极耦连到所述第一掩埋层；和 将所述阴极耦连到所述扩展漏极。
14. 根据权利要求11所述的方法，其中所述第一导电类型是n型 而所述第二导电类型是p型。
全文摘要
介绍了具有高侧扩展漏极的MOS驱动器晶体管(T2)，其中扩展漏极(108、156)通过第二掩埋层(130)与第一掩埋层(120)分离开来，其中在所述第一掩埋层(120)和所述扩展漏极(108、156)之间耦连内部或外部二极管(148)以增大击穿电压。
文档编号H01L29/94GK101263607SQ200580051573
公开日2008年9月10日 申请日期2005年7月18日 优先权日2005年7月18日
发明者S·彭德哈尔卡 申请人:德克萨斯仪器股份有限公司