钳位二极管及其版图结构和其制造方法
【专利摘要】本发明公开了一种钳位二极管，包括：P型衬底上的N型阱区，N型阱区上部的P型高阻区，P型高阻区之间具有P型低阻区，P型高阻区的外侧具有绝缘区，位于P型高阻区同侧的两个绝缘区之间具有N+掺杂区，与P型高阻区相邻的绝缘区上具有多晶硅层，P型低阻区和N+掺杂区上具有金属硅化物；P型高阻区和P型低阻区通过金属硅化物引出构成钳位二极管的阳极；N+掺杂区通过金属硅化物引出构成钳位二极管的阴极；多晶硅层与阳极引出端短接。本发明还提供了所述钳位二极管的版图结构和所述钳位二极管的制造方法。本发明钳位二极管能代替BGR电路在高精度电压要求应用中的作用，同时能降低成电路制造成本，缩小集成芯片面积，有利于集成电路的小型化。
【专利说明】钳位二极管及其版图结构和其制造方法
【技术领域】
[0001]本发明涉及半导体制造领域，特别是涉及一种钳位二极管。本发明还涉及一种所述钳位二极管的版图结构和一种所述钳位二极管的制造方法
【背景技术】
[0002]钳位二极管被广泛的应用在集成电路中，起到钳位电压的作用，如ESD保护回路中的钳位二极管等。通常这些电路对于钳位电压的精度要求不高，包括钳位电压的面内分布，现有应用于钳位电路的钳位二极管的时间依存性，温度依存性，漏电等指标都没有很高的要求，现有钳位二极管通常是采用某种工艺寄生的集成制造，使用现有钳位二极管不会增加工艺成本。在实际使用中，对于有高精度电压要求的应用通常会采用BGR电路，但BGR电路使用的电子器件过多，造成集成电路制造成本高，并且造成集成芯片面积会增大，不利于集成电路的小型化。
【发明内容】
[0003]本发明要解决的技术问题是基于现有的制造工艺提供一种具有高精度电压的钳位二极管，使其电压的面内分布、时间依存性、温度依存性和漏电等指标满足高精度电压要求的应用，能代替BGR电路在高精度电压要求应用中的作用，同时能降低成电路制造成本，缩小集成芯片面积，有利于集成电路的小型化。本发明还提供了所述钳位二极管的版图结构和所述钳位二极管的制造方法。
[0004]为解决上述技术问题，本发明的钳位二极管，包括:
[0005]P型衬底I上的N型阱区2，N型阱区2上部的P型高阻区4，P型高阻区4之间具有P型低阻区5，P型高阻区4的外侧具有绝缘区3，位于P型高阻区4同侧的两个绝缘区3之间具有N+掺杂区8，与P型高阻区4相邻的绝缘区3上具有多晶硅层7，P型低阻区5和N+掺杂区8上具有金属娃化物6 ；
[0006]P型高阻区4和P型低阻区5通过金属硅化物6引出构成钳位二极管的阳极；
[0007]N+掺杂区8通过金属硅化物6引出构成钳位二极管的阴极；
[0008]多晶硅层7与阳极引出端短接。
[0009]一种所述钳位二极管的版图结构，其中:P型高阻区4和P型低阻区5构成的阳极，在版图上是四个角具有45度倒角的长方形。
[0010]一种钳位二极管的制造方法，包括:
[0011]步骤一:P型衬底I上注入N型杂质形成N型阱区2，制作绝缘区3(通常是浅沟槽绝缘区，STI)；
[0012]步骤二:生长多晶硅层7，经刻蚀，仅保留与后续制作的P型高阻区4相邻离绝缘区3上方的多晶硅层；
[0013]步骤三:利用离子注入重掺杂的N型杂质，形成N+掺杂区8 ；
[0014]步骤四:利用离子注入轻掺杂的P型杂质和重掺杂的P型杂质，以分别形成P型高阻区4和P型低阻区5 ;
[0015]步骤五:在P型高阻区4上覆盖氧化层，使该区域无法生成金属硅化物6 ；
[0016]步骤六:生长金属硅化物，刻蚀后只保留P型低阻区5和N+掺杂区8上的金属硅化物6 ；
[0017]步骤七:将P型高阻区4和P型低阻区5通过金属硅化物6引出构成钳位二极管的阳极；
[0018]将N+掺杂区8通过金属硅化物6引出构成钳位二极管的阴极；
[0019]将多晶硅层7与阳极引出端短接。
[0020]本发明的钳位二极管由P型高阻区4和P型低阻区5通过金属硅化物6引出构成钳位二极管的阳极，N+掺杂区8通过金属硅化物6引出构成钳位二极管阴极组成。其中N型的阱区使用逻辑工艺(即用于生产逻辑集成电路的半导体制造工艺)，高掺杂的P型低阻区5，使用逻辑工艺中的P型有源区，该区域上覆盖有金属硅化物6以降低其电阻；低掺杂的P型高阻区4由逻辑工艺中的P型轻掺杂注入(PLDD)形成，低掺杂的P型高阻区4上没有金属硅化物，以增加其电阻值。
[0021]普通逻辑工艺中寄生的二极管的反向击穿通常发生在NP结的侧面和底面，通常底面的击穿会比较均匀，而NP结的侧面击穿受限于有源区(P型高阻区4和P型低阻区5组成)和绝缘区3交界处的形成条件，通常由于STI边界在硅片面内形成不均匀，因此击穿电压在硅片面内不均匀。本发明通过器件结构的改良，能使得器件的反向击穿只发生在NP结的底面。其原理是:组成阳极是高掺杂的P型低阻区5，其两侧是低掺杂的P型高阻区4。在NP结反向击穿时，高掺杂的P型低阻区5与N型阱区2的反向击穿会早于低掺杂的P型高阻区4与N型阱区2的反向击穿，所以器件的反向击穿取决于高掺杂的P型低阻区5与N型阱区3的反向击穿，且主要是NP结的底面击穿。而高掺杂的P型低阻区5并不与绝缘区3有交界处。不会受绝缘区3边界质量问题的影响。绝缘区3上覆盖的多晶硅层7和阳极短接，因此具有和阳极一致的电位，可改善绝缘区3下的电场分布，从而进一步降低NP结击穿发生在NP结侧面的可能，所以该器件的反向击穿电压在硅片面内的分布是均匀的，且偏差很小。
[0022]得益于本发明新的结构，其反向漏电特性得到很大的改善。通常的钳位二极管其有源区上都覆盖有金属硅化物以降低其电阻，而在有源区和绝缘区交界处的有源区上的金属硅化物通常就是漏电的主要来源，其本质上还是STI (浅沟槽绝缘技术)工艺在有源区和绝缘区形成不够理想造成的。而金属硅化物恰恰降低了有源区和绝缘区交界处的电阻，使其成为器件反向漏电的主要来源。新的器件结构在此处去处了金属硅化物，同时通过P型轻掺杂注入(PLDD)使得有源区和绝缘区交界处的有源区电阻大大的增加，从而起到了减小器件反向漏电的作用。
[0023]做为一个高精度的钳位二极管，需要保证整个器件在工作寿命范围内都要满足一定的规格。钳位二极管工作在反向击穿区域，会反复处于反向击穿与恢复的两种状态的切换过程之中。所以该器件的可靠性也很重要。其中钳位二极管的反向击穿电压随累计反向击穿时间的裂化以及钳位二极管的反向击穿电压在不同的工作温度下的裂化两项指标是最需要解决的问题。这两个问题直接影响该器件在工作时的反向击穿电压的精度。
[0024]本发明通过优化器件的版图设计缓解了钳位二极管的反向击穿电压随累计反向击穿时间的裂化问题，使得该器件的反向击穿电压的裂化问题得到了改善，控制在器件的规格范围之内。其原理是:当器件处在反向击穿的工作状态下，有部分电子会被NP结的四个顶角吸收。当该器件再次处于反向击穿状态时，先前被吸收的那些电子会影响该器件的反向击穿电压。通常的版图设计，NP结的四个顶角会被设计成直角，这种形式的版图会使更多的电子被NP结吸收。本发明的版图结构通过将阳极P型有源区(P型高阻区4和P型低阻区5)在版图上四个顶角倒角成45度，以较小尖端放电效应，被证明能改善该器件反向工作时击穿电压的裂化特性。绝缘区上覆盖的多晶硅层，由于和阳极具有相同的电位，因此降低了硅表面的电场强度，从而减少了热载流子随电场的迁移产生的电子空穴对，绝缘区氧化膜俘获的电子越少，该器件的击穿电压随时间的变化也就会越稳定。
[0025]任何一种形式的NP结都会有一定的温度系数，即在不同地温度下，器件的反向击穿电压会有漂移。有些结的温度系数是正的，有些结的温度系数是负的。通过适当地配对，可以使两种温度系数相反的NP结组合在一起，以达到消除温度引起的器件的击穿电压的漂移。本发明的钳位二极管温度系数是正的，将其与适当得与普通N+/PW二极管配合使用，由于两种器件的温度系数相反，能相互抵消来减小整个组合电路的温度系数。
【专利附图】
【附图说明】
[0026]下面结合附图与【具体实施方式】对本发明作进一步详细的说明:
[0027]图1是本发明的钳位二极管的结构示意图。
[0028]图2是本发明钳位二极管版图结构的结构示意图。
[0029]图3是本发明钳位二极管反向击穿电压随时间裂化改善的仿真效果图。
[0030]附图标记说明
[0031]I是P型衬底
[0032]2是N型阱区
[0033]3是绝缘区
[0034]4是P型高阻区
[0035]6是金属硅化物
[0036]7是多晶硅层
[0037]8是N+掺杂区
【具体实施方式】
[0038]如图1所示，本发明的钳位二极管包括:
[0039]P型衬底I上的N型阱区2，N型阱区2上部的P型高阻区4，P型高阻区4之间具有P型低阻区5，P型高阻区4的外侧具有绝缘区3，位于P型高阻区4同侧的两个绝缘区3之间具有N+掺杂区8，与P型高阻区4相邻的绝缘区3上具有多晶硅层7，P型低阻区5和N+掺杂区8上具有金属娃化物6 ；
[0040]P型高阻区4和P型低阻区5通过金属硅化物6引出构成钳位二极管的阳极；
[0041]N+掺杂区8通过金属硅化物6引出构成钳位二极管的阴极；
[0042]多晶硅层7与阳极引出端短接。
[0043]如图2所示，所述钳位二极管的版图结构，其中:P型高阻区4和P型低阻区5构成的阳极，在版图上是四个角具有45度倒角的长方形。
[0044]一种钳位二极管的制造方法，包括:
[0045]步骤一:P型衬底I上注入N型杂质形成N型阱区2，制作绝缘区3(通常是浅沟槽绝缘区，STI)；
[0046]步骤二:生长多晶硅层7，经刻蚀，仅保留与后续制作的P型高阻区4相邻离绝缘区3上方的多晶硅层；
[0047]步骤三:利用离子注入重掺杂的N型杂质，形成N+掺杂区8 ；
[0048]步骤四:利用离子注入轻掺杂的P型杂质和重掺杂的P型杂质，以分别形成P型高阻区4和P型低阻区5 ;
[0049]步骤五:在P型高阻区4上覆盖氧化层，使该区域无法生成金属硅化物6 ；
[0050]步骤六:生长金属硅化物，刻蚀后只保留P型低阻区5和N+掺杂区8上的金属硅化物6 ；
[0051]步骤七:将P型高阻区4和P型低阻区5通过金属硅化物6引出构成钳位二极管的阳极；
[0052]将N+掺杂区8通过金属硅化物6引出构成钳位二极管的阴极；
[0053]将多晶硅层7与阳极引出端短接。
[0054]以上通过【具体实施方式】和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
【权利要求】
1.一种钳位二极管，其特征是，包括:p型衬底(I)上的N型阱区(2)，N型阱区(2)上部的P型高阻区(4)，P型高阻区(4)之间具有P型低阻区(5)，P型高阻区(4)的外侧具有绝缘区(3)，位于P型高阻区(4)同侧的两个绝缘区(3)之间具有N+掺杂区(8)，与P型高阻区(4)相邻的绝缘区(3)上具有多晶硅层(7)，P型低阻区(5)和N+掺杂区(8)上具有金属娃化物(6)； P型高阻区(4)和P型低阻区(5)通过金属硅化物(6)引出构成钳位二极管的阳极； N+掺杂区(8)通过金属硅化物(6)引出构成钳位二极管的阴极； 多晶硅层(7)与阳极引出端短接。
2.如权利要求1所述钳位二极管的版图结构，其特征是:P型高阻区(4)和P型低阻区(5)构成的阳极，在版图上是四个角具有45度倒角的长方形。
3.一种钳位二极管的制造方法，其特征是，包括: 步骤一:P型衬底(I)上注入N型杂质形成N型阱区(2)，制作绝缘区(3)； 步骤二:生长多晶硅层(7)，经刻蚀，仅保留与后续制作的P型高阻区(4)相邻离绝缘区(3)上方的多晶硅层； 步骤三:利用离子注入重掺杂的N型杂质，形成N+掺杂区(8)； 步骤四:利用离子注入轻掺杂的P型杂质和重掺杂的P型杂质，以分别形成P型高阻区(4)和P型低阻区(5)； 步骤五:在P型高阻区(4)上覆盖氧化层，使该区域无法生成金属硅化物(6)； 步骤六:生长金属硅化物，刻蚀后只保留P型低阻区(5)和N+掺杂区(8)上的金属硅化物(6)； 步骤七:将P型高阻区(4)和P型低阻区(5)通过金属硅化物(6)引出构成钳位二极管的阳极； 将N+掺杂区(8)通过金属硅化物(6)引出构成钳位二极管的阴极； 将多晶硅层(7 )与阳极引出端短接。
【文档编号】H01L29/06GK103811560SQ201210441977
【公开日】2014年5月21日 申请日期:2012年11月7日 优先权日:2012年11月7日
【发明者】仲志华, 祝奕琳 申请人:上海华虹宏力半导体制造有限公司