专利名称：采用标准cmos逻辑工艺实现高耐压的整流器的制作方法
技术领域：
本发明涉及采用标准的CMOS逻辑工艺实现高耐压的整流器，特别地，作为一个例子，本发明的整流器可以用于采用标准的CMOS逻辑工艺来实现的RFID(RadioFrequency IDentification，射频识别)系统中的电子标签或智能卡芯片中。采用该整流器将便于集成基于采用标准CMOS逻辑工艺实现的不挥发型的存储器。
背景技术：
整流器是把交流的电信号转换成直流信号，通常采用的是桥式全波整流电路，如图7所示，它的输入是来自于电源变压器，它本身是由四只整流二极管D1-D4和负载电阻RL组成。四只整流二极管接成电桥形式，故称桥式整流。桥式全波整流电路的工作原理如图8所示。在交流信号u的正半周，D1、D3导通，D2、D4截止，电流由变压器次级上端经D1→RL→D3回到变压器次级下端，在负载RL上得到一半波整流电压，如图8a所示。在u的负半周，D1、D3截止，D2、D4导通，电流由变压器次级的下端经D2→RL→D4回到变压器次级上端，在负载RL上得到另一半波整流电压，如图8b所示。这样就在负载RL上得到一个全波整流的电压波形，如图9所示。在桥式全波整流电路中，两个二极管的反向串联承受了最高的输入电压。
集成电路实现时，通常所采用的桥式全波整流电路如图10所示，它采用四只MOS晶体管T1-T4来取代四只二极管，其中晶体管T3和T4的漏极和栅极短路，形成MOS二极管。该整流器的工作原理如图11所示。在交流信号u的正半周，T3二极管导通，T2晶体管开启，T4二极管和T1晶体管截止，电流由交流信号的一端S1经T3→RL→地→T2的源漏极回到交流信号的另一端S2，在负载RL上得到一半波整流电压，如图11a所示。在u的负半周，T3二极管和T2晶体管截止，T4二极管导通，T1晶体管开启，电流由S2端经T4→RL→地→T1的源漏极回到S1端，在负载RL上得到另一半波整流电压，如图11b所示。这样也在负载RL上得到一个全波整流的电压波形。在该整流器中，最高的输入电压是加在一个截止的MOS二极管和一个截止的MOS晶体管的栅极上。
标准CMOS逻辑工艺通常采用的都是低压逻辑晶体管，这些晶体管的栅氧化层有用于内部单元的超薄栅氧化层，比如说，对于0.25μm工艺来讲其厚度为50埃左右，对于0.18μm工艺来讲其厚度为30埃左右，对于0.13μm工艺来讲其厚度为20埃左右；和用于输入/输出(“I/O”)单元的厚氧化层，比如说，对于3.3V I/O的工艺为70埃左右，对于2.5V I/O的工艺为50埃左右。
举例来说，对于采用0.18μm标准CMOS逻辑工艺，其内部单元采用的是1.8V的工艺，其薄栅氧化层厚度为30埃左右；其输入/输出单元采用的是3.3V的工艺，其厚氧化层厚度为70埃左右。不同的栅氧化层厚度具有不同的耐压能力，70埃的氧化层厚度其耐压在5V时其寿命为2000-3000小时，10V时其寿命为几秒。
由于RFID电子标签/智能卡芯片通过线圈耦合出来作为整流器输入的载波信号的峰峰值最高可达10伏，这样的电压如直接加至在采用标准的CMOS逻辑工艺实现的晶体管上是要影响该整流器的寿命的。
通常，RFID电子标签/智能卡芯片所采用的T1-T4晶体管都采用耐高压的MOS晶体管，即在MOS晶体管形成时，在它的源漏极上再参杂一次同性的浓度较低的参杂区，以提高该MOS晶体管的栅源和栅漏的击穿电压；或采用更厚的栅氧化层厚度来提高栅的击穿。如此，需要额外的工艺复杂性，或不能采用随着半导体工艺技术的不断进步、晶体管栅的氧化层厚度不断减小、特征线宽不断减小(如0.18μm，0.13μm，90nm，65nm，等等，先进的半导体工艺技术)的先进的标准CMOS逻辑工艺。
发明内容
本发明的目的旨在克服上述现有技术中的不足，提供一种采用标准CMOS逻辑工艺实现高耐压的整流器，本发明不增加额外的工艺复杂性，可应用于RFID电子标签/智能卡芯片中。
本发明的内容是一种整流器，其特征是包括第一电容C1，它的一端连接输入端S1，另一端连接第二NMOS晶体管T2的栅极；第一NMOS晶体管T1，它的漏极连接输入端S1，它的栅极连接第二电容C2的一端，它的源极和衬底相连并接地；第二电容C2，它的一端连接输入端S2，另一端连接第一NMOS晶体管T1的栅极；第二NMOS晶体管T2，它的漏极连接输入端S2，它的栅极连接第一电容C1的一端，它的源极和衬底相连并接地；第三电容C3，它的一端连接输入端S1，另一端连接第三NMOS晶体管T3的栅极；第三NMOS晶体管T3，它的漏极连接输入端S1，它的栅极连接第三电容C3的一端，它的源极和第四NMOS晶体管T4的源极相连并作为整流器的输出端VL，它的衬底接地；第四电容C4，它的一端连接输入端S2，另一端连接第四NMOS晶体管T4的栅极；第四NMOS晶体管T4，它的漏极连接输入端S2，它的栅极连接第四电容C4的一端，它的源极和第三NMOS晶体管T3的源极相连并作为整流器的输出端VL，它的衬底接地；电阻RL，它的一端连接第三NMOS晶体管T3和第四NMOS晶体管T4的源极，另一端接地。
本发明的内容中还可以在该整流器的每一个NMOS晶体管的栅极上串联两级、三级、甚至多级的电容或类电容结构器件来分压加至在NMOS晶体管的栅极上的电压。
本发明的内容中所述电容或类电容结构的器件可以采用在P型衬底、N型阱中形成NMOS管的方式实现的类MOS电容结构的器件，或采用在P型衬底上形成耗尽型NMOS管的方式实现的MOS电容，或采用在N型衬底、P型阱中形成耗尽型NMOS管的方式实现的MOS电容。
本发明的内容中所述整流器可以同时由几路输出。
本发明的另一内容是一种整流器，其特征是包括第五电容C5，它的一端连接输入端S1，另一端连接第六PMOS晶体管T6的栅极；第五PMOS晶体管T5，它的源极连接输入端S1，它的栅极连接第六电容C6的一端，它的漏极和衬底相连并连接至第六PMOS晶体管T6的漏极和衬底，作为整流器的输出端VL；第六电容C6，它的一端连接输入端S2，另一端连接第五PMOS晶体管T5栅极；第六PMOS晶体管T6，它的源极连接输入端S2，它的栅极连接第五电容C5的一端，它的漏极和衬底相连并连接至第五PMOS晶体管T5的漏极和衬底，作为整流器的输出端VL；第七电容C7，它的一端连接输入端S1，另一端连接第七PMOS晶体管T7的栅极；第七PMOS晶体管T7，它的源极和衬底相连并连接至输入端S1，它的栅极连接第七电容C7的一端，它的漏极接地；第八电容C8，它的一端连接输入端S2，另一端连接第八PMOS晶体管T8的栅极；第八PMOS晶体管T8，它的源极和衬底相连并连接至输入端S2，它的栅极连接第八电容C8的一端，它的漏极接地；电阻RL1，它的一端连接第五PMOS晶体管T5和第六PMOS晶体管T6的漏极，另一端接地。
本发明的内容中还可以在该整流器的每一个PMOS晶体管的栅极上串联两级、三级、甚至多级的电容或类电容结构器件的方法来分压加至在PMOS晶体管的栅极上的电压。
本发明的内容中所述电容可以采用在P型衬底、N型阱中形成耗尽型PMOS管的方式实现。
本发明的内容所述整流器可以同时由几路输出。
本发明的另一内容是一种整流器，其特征是包括第九电容C9，它的一端接地，另一端连接第九NMOS晶体管T9的栅极；第九NMOS晶体管T9，它的漏极连接输入端S1，它的栅极连接第九电容C9的一端，它的源极和衬底相连并接地；第十电容C10，它的一端接地，另一端连接第十NMOS晶体管T10的栅极；第十NMOS晶体管T10，它的漏极连接输入端S2，它的栅极连接第十电容C10的一端，它的源极和衬底相连并接地；第十一电容C11，它的一端连接输入端S1，另一端连接第十一NMOS晶体管T11的栅极；第十一NMOS晶体管T11，它的漏极连接输入端S1，它的栅极连接第十一电容C11的一端，它的源极和第十二NMOS晶体管T12的源极相连并作为整流器的输出端VL，它的衬底接地；第十二电容C12，它的一端连接输入端S2，另一端连接第十二NMOS晶体管T12的栅极；第十二NMOS晶体管T12，它的漏极连接输入端S2，它的栅极连接第十二电容C12的一端，它的源极和第十一NMOS晶体管T11的源极相连并作为整流器的输出端VL，它的衬底接地；电阻RL2，它的一端连接第十一NMOS晶体管T11和第十二NMOS晶体管T12的源极，另一端接地。
本发明的内容中还可以在该整流器的每一个NMOS晶体管的栅极上串联两级、三级、甚至多级的电容或类电容结构器件的方法来分压加至在NMOS晶体管的栅极上的电压。
本发明的内容中所述电容或类电容结构的器件则可以采用在P型衬底、N型阱中形成NMOS管的方式实现的类MOS电容结构的器件，或采用在P型衬底上形成耗尽型NMOS管的方式实现的MOS电容，或采用在N型衬底、P型阱中形成耗尽型NMOS管的方式实现的MOS电容。
本发明的内容所述整流器可以同时由几路输出。
本发明的另一内容是一种整流器，其特征是包括第十三电容C13，它的一端接输出端VL，另一端连接第十三PMOS晶体管T13的栅极；第十三PMOS晶体管T13，它的源极连接输入端S1，它的栅极连接第十三电容C13的一端，它的漏极和衬底相连并连接至第十四PMOS晶体管T14的漏极和衬底，作为整流器的输出端VL；第十四电容C14，它的一端接输出端VL，另一端连接第十四PMOS晶体管T14的栅极；第十四PMOS晶体管T14，它的源极连接输入端S2，它的栅极连接第十四电容C14的一端，它的漏极和衬底相连并连接至第十三PMOS晶体管T13的漏极和衬底，作为整流器的输出端VL；第十五电容C15，它的一端连接输入端S1，另一端连接第十五PMOS晶体管T15的栅极；第十五PMOS晶体管T15，它的源极和衬底相连并连接至输入端S1，它的栅极连接第十五电容C15的一端，它的漏极接地；第十六电容C16，它的一端连接输入端S2，另一端连接第十六PMOS晶体管T16的栅极；第十六PMOS晶体管T16，它的源极和衬底相连并连接至输入端S2，它的栅极连接第十六电容C16的一端，它的漏极接地；电阻RL3，它的一端连接第十三PMOS晶体管T13和第十四PMOS晶体管T14的漏极，另一端接地。
本发明的内容中还可以在该整流器的每一个PMOS晶体管的栅极上串联两级、三级、甚至多级的电容或类电容结构器件的方法来分压加至在PMOS晶体管的栅极上的电压。
本发明的内容中所述电容可以采用在P型衬底、N型阱中形成耗尽型PMOS管的方式实现。
本发明的内容所述整流器可以同时由几路输出。
本发明的另一内容是一种整流器，其特征是包括第十七电容C17，它的一端连接输入端S1，另一端连接第十八NMOS晶体管T18的栅极；第十七NMOS晶体管T17，它的漏极连接输入端S1，它的栅极连接第十八电容C18的一端，它的源极和衬底相连并接地；第十八电容C18，它的一端连接输入端S2，另一端连接第十七NMOS晶体管T17的栅极；第十八NMOS晶体管T18，它的漏极连接输入端S2，它的栅极连接第十七电容C17的一端，它的源极和衬底相连并接地；第十九电容C19，它的一端连接输入端S1，另一端连接第二十PMOS晶体管T20的栅极；
第十九PMOS晶体管T19，它的源极连接输入端S1，它的栅极连接第二十电容C20的一端，它的漏极和衬底相连并连接至第二十PMOS晶体管T20的漏极和衬底，作为整流器的输出端VL；第二十电容C20，它的一端连接输入端S2，另一端连接第十九PMOS晶体管T19的栅极；第二十PMOS晶体管T20，它的源极连接输入端S2，它的栅极连接第十九电容C19的一端，它的漏极和衬底相连并连接至第十九PMOS晶体管T19的漏极和衬底，作为整流器的输出端VL；电阻RL4，它的一端连接第十九PMOS晶体管T19和第二十PMOS晶体管T20的漏极，另一端接地。
本发明的内容中还可以在该整流器的每一个NMOS和PMOS晶体管的栅极上串联两级、三级、甚至多级的电容或类电容结构器件的方法来分压加至在NMOS和PMOS晶体管的栅极上的电压。
本发明的内容中所述电容可以采用在P型衬底、N型阱中形成耗尽型PMOS管的方式实现，和在P型衬底、N型阱中形成NMOS管的方式实现的类MOS电容结构的器件的方式实现。
本发明的内容所述整流器可以同时由几路输出。
所述的电容或类电容结构的器件，还可以采用标准CMOS逻辑工艺所提供的各种实现电容或类电容结构器件的方法来实现，例如能通过任何两个相邻并且相互隔离的电极板形成，它们可以是多晶极/栅氧化层/N阱极，多晶极/栅氧化层/P阱极，NMOS的栅极与其源漏极，PMOS的栅极与其源漏极，金属层1和多晶极，金属层2和金属层1，金属层3和金属层2。
本发明通过在该整流器所使用的晶体管的栅极上串联电容或类电容结构的器件来分压加至在晶体管的栅极上的电压，以图1为例，通过电容C1和T2的栅极电容、C2和T1的栅极电容、C3和T3的栅极电容、C4和T4的栅极电容的分压来提高整流器对高输入电压的耐压。
本发明所采用的原理是利用串联电容的分压特性串联电容两端的总电压等于各串联电容两端的电压和，总电容的倒数等于各串联电容值倒数的和。用图16和公式一、二表示如下。如此，整流器的最高的输入电压除了加在一个截止的MOS二极管和一个截止的MOS晶体管的栅极上，还分压至两个分别加在该两个MOS管栅极上的分压电容上，因此，直接加在MOS管栅极上的电压得以减少，起到了保护MOS管栅极的作用。如果串联的电容采用的是相同尺寸和栅氧厚度的MOS晶体管电容，则相当于把栅氧的厚度提高了一倍。该结构的耐压能力获得了提高。
U＝U1+U2公式一1C=1C1+1C2]]>公式二本发明的整流器中所采用的电容可以采用标准CMOS逻辑工艺所提供的各种实现电容或类电容结构器件的方法来实现，即，能通过任何两个相邻并且相互隔离的电极板形成，它们可以是多晶极/栅氧化层/N阱极，多晶极/栅氧化层/P阱极，NMOS的栅极与其源漏极，PMOS的栅极与其源漏极，金属层1和多晶极，金属层2和金属层1，金属层3和金属层2，等等，但还不限制于这些电容或类电容的器件。因此，本发明的整流器无需增加额外的工艺复杂性，而且能采用标准的CMOS逻辑工艺，节省了制造和工艺成本。更重要的是，采用了该整流器的RFID电子标签/智能卡芯片能集成基于采用标准的CMOS逻辑工艺实现的不挥发型的存储器。
本发明能采用标准的CMOS逻辑工艺实现的晶体管来承受较高电压的耐压输入。随着CMOS逻辑工艺技术的不断提高，特征线宽的不断减小，栅的氧化层厚度也在不断减小，栅的耐压也在不断降低，本发明可以通过串联两级、三级、甚至多级的方法来分压加至在晶体管栅极上的电压。本发明所述整流器的实现有助于集成基于采用标准CMOS逻辑工艺实现的不挥发型的存储器，有助于降低RFID电子标签/智能卡芯片的制造和工艺成本。
本发明的优点是采用标准的CMOS逻辑工艺实现了高耐压的整流器，降低了集成电路制造的工艺成本；本发明的特点是采用在本发明的整流器的每一个MOS晶体管的栅极上串联电容或类电容结构器件的方法来分压加至在MOS晶体管的栅极上的电压，结构简单，且不受限于先进CMOS逻辑工艺技术的不断发展；本发明的整流器用于集成基于采用标准CMOS逻辑工艺实现的不挥发型的存储器的RFID电子标签/智能卡芯片的实现。现有的RFID电子标签/智能卡芯片的不挥发型存储器的实现是采用EEPROM技术，而本发明所应用的RFID电子标签/智能卡芯片所采用的不挥发型存储器的实现是采用标准的CMOS逻辑工艺。CMOS逻辑工艺技术的最小线宽要领先于EEPROM技术；用CMOS逻辑工艺技术制造的RFID电子标签/智能卡芯片，在相同的存储器密度的情况下，其成本要小于采用EEPROM技术。
图1是本发明采用NMOS晶体管实现的整流器的实例一；图2是本发明采用PMOS晶体管实现的整流器的实例二；
图3是本发明采用NMOS管实现的整流器的物理剖面图(P型衬底，N阱)；图4是本发明采用NMOS管实现的整流器的物理剖面图(P型衬底，N阱；N型耗尽管)；图5是本发明采用NMOS管实现的整流器的物理剖面图(N型衬底，P阱；N型耗尽管)；图6是本发明采用PMOS管实现的整流器的物理剖面图(P型衬底，N阱)；图7是桥式全波整流电路原理图；图8是桥式全波整流电路的工作原理；图9是全波整流的电压波形；图10是一种桥式全波整流电路的实现；图11是图10所示桥式全波整流器的工作原理；图12是本发明采用NMOS晶体管实现的整流器的实例三；图13是本发明采用PMOS晶体管实现的整流器的实例四；图14是本发明采用NMOS晶体管和PMOS晶体管实现的整流器的实例五；图15是具有多路输出的整流器；图16是串联电容的分压示意图。
具体实施例方式
本发明提供的整流器的第一个实施例方案包括第一电容C1，它的一端连接输入端S1，另一端连接第二NMOS晶体管T2的栅极；第一NMOS晶体管T1，它的漏极连接输入端S1，它的栅极连接第二电容C2的一端，它的源极和衬底相连并接地；第二电容C2，它的一端连接输入端S2，另一端连接第一NMOS晶体管T1的栅极；第二NMOS晶体管T2，它的漏极连接输入端S2，它的栅极连接第一电容C1的一端，它的源极和衬底相连并接地；第三电容C3，它的一端连接输入端S1，另一端连接第三NMOS晶体管T3的栅极；第三NMOS晶体管T3，它的漏极连接输入端S1，它的栅极连接第三电容C3的一端，它的源极和第四NMOS晶体管T4的源极相连并作为整流器的输出端VL，它的衬底接地；第四电容C4，它的一端连接输入端S2，另一端连接第四NMOS晶体管T4的栅极；第四NMOS晶体管T4，它的漏极连接输入端S2，它的栅极连接第四电容C4的一端，它的源极和第三NMOS晶体管T3的源极相连并作为整流器的输出端VL，它的衬底接地；电阻RL，它的一端连接第三NMOS晶体管T3和第四NMOS晶体管T4的源极，另一端接地。如图1所示。
本发明提供的整流器的第二个实施例方案包括第五电容C5，它的一端连接输入端S1，另一端连接第六PMOS晶体管T6的栅极；第五PMOS晶体管T5，它的源极连接输入端S1，它的栅极连接第六电容C6的一端，它的漏极和衬底相连并连接至第六PMOS晶体管T6的漏极和衬底，作为整流器的输出端VL；第六电容C6，它的一端连接输入端S2，另一端连接第五PMOS晶体管T5栅极；第六PMOS晶体管T6，它的源极连接输入端S2，它的栅极连接第五电容C5的一端，它的漏极和衬底相连并连接至第五PMOS晶体管T5的漏极和衬底，作为整流器的输出端VL；第七电容C7，它的一端连接输入端S1，另一端连接第七PMOS晶体管T7的栅极；第七PMOS晶体管T7，它的源极和衬底相连并连接至输入端S1，它的栅极连接第七电容C7的一端，它的漏极接地；第八电容C8，它的一端连接输入端S2，另一端连接第八PMOS晶体管T8的栅极；第八PMOS晶体管T8，它的源极和衬底相连并连接至输入端S2，它的栅极连接第八电容C8的一端，它的漏极接地；电阻RL1，它的一端连接第五PMOS晶体管T5和第六PMOS晶体管T6的漏极，另一端接地。如图2所示。
本发明提供的整流器的第三个实施例方案包括第九电容C9，它的一端接地，另一端连接第九NMOS晶体管T9的栅极；第九NMOS晶体管T9，它的漏极连接输入端S1，它的栅极连接第九电容C9的一端，它的源极和衬底相连并接地；第十电容C10，它的一端接地，另一端连接第十NMOS晶体管T10的栅极；第十NMOS晶体管T10，它的漏极连接输入端S2，它的栅极连接第十电容C10的一端，它的源极和衬底相连并接地；第十一电容C11，它的一端连接输入端S1，另一端连接第十一NMOS晶体管T11的栅极；第十一NMOS晶体管T11，它的漏极连接输入端S1，它的栅极连接第十一电容C11的一端，它的源极和第十二NMOS晶体管T12的源极相连并作为整流器的输出端VL，它的衬底接地；第十二电容C12，它的一端连接输入端S2，另一端连接第十二NMOS晶体管T12的栅极；第十二NMOS晶体管T12，它的漏极连接输入端S2，它的栅极连接第十二电容C12的一端，它的源极和第十一NMOS晶体管T11的源极相连并作为整流器的输出端VL，它的衬底接地；电阻RL2，它的一端连接第十一NMOS晶体管T11和第十二NMOS晶体管T12的源极，另一端接地。如图12所示。
本发明提供的整流器的第四个实施例方案包括第十三电容C13，它的一端接输出端VL，另一端连接第十三PMOS晶体管T13的栅极；第十三PMOS晶体管T13，它的源极连接输入端S1，它的栅极连接第十三电容C13的一端，它的漏极和衬底相连并连接至第十四PMOS晶体管T14的漏极和衬底，作为整流器的输出端VL；第十四电容C14，它的一端接输出端VL，另一端连接第十四PMOS晶体管T14的栅极；第十四PMOS晶体管T14，它的源极连接输入端S2，它的栅极连接第十四电容C14的一端，它的漏极和衬底相连并连接至第十三PMOS晶体管T13的漏极和衬底，作为整流器的输出端VL；第十五电容C15，它的一端连接输入端S1，另一端连接第十五PMOS晶体管T15的栅极；第十五PMOS晶体管T15，它的源极和衬底相连并连接至输入端S1，它的栅极连接第十五电容C15的一端，它的漏极接地；第十六电容C16，它的一端连接输入端S2，另一端连接第十六PMOS晶体管T16的栅极；第十六PMOS晶体管T16，它的源极和衬底相连并连接至输入端S2，它的栅极连接第十六电容C16的一端，它的漏极接地；电阻RL3，它的一端连接第十三PMOS晶体管T13和第十四PMOS晶体管T14的漏极，另一端接地。如图13所示。
本发明提供的整流器的第五个实施例包括第十七电容C17，它的一端连接输入端S1，另一端连接第十八NMOS晶体管T18的栅极；第十七NMOS晶体管T17，它的漏极连接输入端S1，它的栅极连接第十八电容C18的一端，它的源极和衬底相连并接地；第十八电容C18，它的一端连接输入端S2，另一端连接第十七NMOS晶体管T17的栅极；第十八NMOS晶体管T18，它的漏极连接输入端S2，它的栅极连接第十七电容C17的一端，它的源极和衬底相连并接地；第十九电容C19，它的一端连接输入端S1，另一端连接第二十PMOS晶体管T20的栅极；第十九PMOS晶体管T19，它的源极连接输入端S1，它的栅极连接第二十电容C20的一端，它的漏极和衬底相连并连接至第二十PMOS晶体管T20的漏极和衬底，作为整流器的输出端VL；第二十电容C20，它的一端连接输入端S2，另一端连接第十九PMOS晶体管T19的栅极；第二十PMOS晶体管T20，它的源极连接输入端S2，它的栅极连接第十九电容C19的一端，它的漏极和衬底相连并连接至第十九PMOS晶体管T19的漏极和衬底，作为整流器的输出端VL；电阻RL4，它的一端连接第十九PMOS晶体管T19和第二十PMOS晶体管T20的漏极，另一端接地。如图14所示。
现在考察附图，图1所示为本发明NMOS晶体管实现得整流器的实例一，包括交流信号输入端1和2，NMOS晶体管3，电容4，电容5，NMOS晶体管6，NMOS晶体管7，电容8，电容9，NMOS晶体管10，整流器输出端20，电阻19。为了便于后面的说明，在此对晶体管10和电容9之间的连接线标注为17，晶体管3和电容5之间的连接线标注为18。
交流信号电压通过交流信号输入端1和2输入至整流器，在交流信号输入端1为正半周、输入端2为负半周时，正向电压通过电容4和8加至晶体管6和7，使晶体管6和7开启；反向电压通过电容5和9加至晶体管3和10，使晶体管3和10截止，正向电流由输入端1经晶体管7的漏源极→电阻19→地→晶体管6的源漏极回到输入端2，在电阻19上得到一正的半波整流电压。在交流信号输入端1为负半周、输入端2为正半周时，正向电压通过电容5和9加至晶体管3和10，使晶体管3和10开启；反向电压通过电容4和8加至晶体管6和7，使晶体管6和7截止，正向电流由输入端2经晶体管10的漏源极→电阻19→地→晶体管3的源漏极回到输入端1，在电阻19上得到另一正的半波整流电压。这样在负载电阻19上得到一个正的全波整流的电压波形。从整流器的输出端20输出。
图3示出了图1所示整流器的一个说明性电容的一个物理剖面图300，该剖面图对应与图1电路图中的晶体管3和10，以及电容5和9。这里假设采用的硅圆片的衬底310是正性参杂。阱308是负性参杂。n+源区和漏区301，302，303，304，305，306和307是采用负性参杂同时形成的。p+接地的引出区311是采用正性参杂形成的。p+的引出端320接地。371，372，373和374是氧化物隔离沟槽。n+源漏的引出端331连接至图1所示的输出端20。n+源漏的引出端332，333，334和335相连并连接至图1所示的输入端2。n+源漏的引出端336接地。n+源漏的引出端337连接至图1所示的输入端1。栅极引出端340和341相连作为图1所示的连接线17。栅极引出端342和343相连作为图1所示的连接线18。栅极351和阱308形成了图1所示的电容9，其一端由引出端341引出，另一端由引出端333和334相连引出。栅极352和阱308形成了图1所示的电容5，其一端由引出端342引出，另一端由引出端334和335相连引出。栅极353和n+源漏区301和302形成了图1所示的晶体管10。栅极354和n+源漏区306和307形成了图1所示的晶体管3。
图4示出了图1所示电容的另一种物理实现的剖面图400，该剖面图同样对应与图1电路图中的晶体管3和10，以及电容5和9。这里假设采用的硅圆片的衬底410是正性参杂。n+源区和漏区401，402，403，404，405，406和407是采用负性参杂同时形成的。n+沟道461和462是采用负性参杂同时形成，它们在n+源漏区403和404之间以及n+源漏区404和405之间形成了负性沟道。p+接地的引出区411是采用正性参杂形成的。p+的引出端420接地。471，472，473和474是氧化物隔离沟槽。n+源漏的引出端431连接至图1所示的输出端20。n+源漏的引出端432，433，434和435相连并连接至图1所示的输入端2。n+源漏的引出端436接地。n+源漏的引出端437连接至图1所示的输入端1。栅极引出端440和441相连作为图1所示的连接线17。栅极引出端442和443相连作为图1所示的连接线18。栅极451和沟道461形成了图1所示的电容9，其一端由引出端441引出，另一端由引出端433和434相连引出。栅极452和沟道462形成了图1所示的电容5，其一端由引出端442引出，另一端由引出端434和435相连引出。栅极453和n+源漏区401和402形成了图1所示的晶体管10。栅极454和n+源漏区406和407形成了图1所示的晶体管3。
图5示出了图1所示电容的第三种物理实现的剖面图500，该剖面图同样对应与图1电路图中的晶体管3和10，以及电容5和9。这里假设采用的硅圆片的衬底510是负性参杂。阱508是正性参杂。n+源区和漏区501，502，503，504，505，506和507是采用负性参杂同时形成的。n+沟道561和562是采用负性参杂同时形成，它们在n+源漏区503和504之间以及n+源漏区504和505之间形成了负性沟道。p+接地的引出区511是采用正性参杂形成的。p+的引出端520接地。571，572，573，574和575是氧化物隔离沟槽。n+源漏的引出端531连接至图1所示的输出端20。n+源漏的引出端532，533，534和535相连并连接至图1所示的输入端2。n+源漏的引出端536接地。n+源漏的引出端537连接至图1所示的输入端1。栅极引出端540和541相连作为图1所示的连接线17。栅极引出端542和543相连作为图1所示的连接线18。栅极551和沟道561形成了图1所示的电容9，其一端由引出端541引出，另一端由引出端533和534相连引出。栅极552和沟道562形成了图1所示的电容5，其一端由引出端542引出，另一端由引出端534和535相连引出。栅极553和n+源漏区501和502形成了图1所示的晶体管10。栅极554和n+源漏区506和507形成了图1所示的晶体管3。
图2所示为本发明PMOS晶体管实现得整流器的实例二，包括交流信号输入端21和22，PMOS晶体管23，电容24，电容25，PMOS晶体管26，PMOS晶体管27，电容28，电容29，PMOS晶体管30，整流器输出端40，电阻39。为了便于后面的说明，在此对晶体管30和电容29之间的连接线标注为37，晶体管23和电容25之间的连接线标注为38。
交流信号电压通过交流信号输入端21和22输入至整流器，在交流信号输入端21为正半周、输入端22为负半周时，正向电压通过电容24和28加至晶体管26和27，使晶体管26和27截止；反向电压通过电容25和29加至晶体管23和30，使晶体管23和30开启，正向电流由输入端21经晶体管23的源漏极→电阻39→地→晶体管30的漏源极回到输入端21，在电阻39上得到一正的半波整流电压。在交流信号输入端21为负半周、输入端22为正半周时，正向电压通过电容25和29加至晶体管23和30，使晶体管23和30截止；反向电压通过电容24和28加至晶体管26和27，使晶体管26和27开启，正向电流由输入端22经晶体管26的源漏极→电阻39→地→晶体管27的漏源极回到输入端21，在电阻39上得到另一正的半波整流电压。这样在负载电阻39上得到一个正的全波整流的电压波形。从整流器的输出端40输出。
图6示出了图2所示整流器的一个说明性电容的一个物理剖面图600，该剖面图对应与图2电路图中的晶体管23和30，以及电容25和29。这里假设采用的硅圆片的衬底610是正性参杂。阱608是负性参杂。p+源区和漏区601，602，603，604，605，606和607是采用正性参杂同时形成的。p+沟道661和662是采用正性参杂同时形成，它们在p+源漏区603和604之间以及p+源漏区604和605之间形成了正性沟道。n+接偏置的引出区611是采用负性参杂形成的。n+的引出端620连接至图2所示的输出电压端40。671，672，673，674和675是氧化物隔离沟槽。p+源漏的引出端631接地。p+源漏的引出端632，633，634和635相连并连接至图2所示的输入端22。p+源漏的引出端636接连接至图2所示的输出电压端40。p+源漏的引出端637连接至图2所示的输入端21。栅极引出端640和641相连作为图2所示的连接线37。栅极引出端642和643相连作为图2所示的连接线38。栅极651和沟道661形成了图2所示的电容29，其一端由引出端641引出，另一端由引出端633和634相连引出。栅极652和沟道662形成了图2所示的电容25，其一端由引出端642引出，另一端由引出端634和635相连引出。栅极653和p+源漏区601和602形成了图2所示的晶体管30。栅极654和p+源漏区606和607形成了图2所示的晶体管23。
图3至图6给出了一些采用标准的CMOS逻辑工艺实现本发明的整流器及其电容或类电容结构器件的例子。实际上，所采用的电容可以采用标准CMOS逻辑工艺所提供的各种实现电容或类电容结构器件的方法来实现，即，能通过任何两个相邻并且相互隔离的电极板形成，它们可以是多晶极/栅氧化层/N阱极，多晶极/栅氧化层/P阱极，NMOS的栅极与其源漏极，PMOS的栅极与其源漏极，金属层1和多晶极，金属层2和金属层1，金属层3和金属层2，等等，但还不限制于这些电容或类电容的器件。
图3至图6所示的CMOS逻辑工艺的剖面图也只是作为一种说明性的图示，它们是为了有助于说明本发明，它们可以是各种标准CMOS逻辑工艺的实现，并且不受限于CMOS逻辑工艺技术的进一步发展。
随着CMOS逻辑工艺技术的不断发展，特征线宽的不断减小，晶体管栅的氧化层厚度也在不断减小，晶体管栅的耐压也在不断降低，通过在本发明的整流器的每一个MOS晶体管的栅极上串联两级、三级、甚至多级的电容或类电容结构器件的方法来分压加至在MOS晶体管的栅极上的电压。因此，本发明的整流器不受限于先进CMOS逻辑工艺技术的不断发展。
图12至图14示出了本发明采用NMOS晶体管、PMOS晶体管以及NMOS和PMOS晶体管实现得整流器的实例三、四和五。
图15给出了一种可用于RFID电子标签/智能卡芯片的具有多路输出的整流器。该整流器同时输出三路，输出端VV输出至下级滤波稳压电路，输出端VM输出至下级滤波调制电路，输出端VD输出至下级滤波解调电路。
本发明提供了一种能采用标准CMOS逻辑工艺来实现的高耐压的整流器。作为本发明的一种应用，该整流器可以用于RFID电子标签/智能卡芯片中，这种实现方式使得能采用标准CMOS逻辑工艺来实现RFID电子标签/智能卡芯片的整流器，这样有助于集成基于采用标准CMOS逻辑工艺实现的不挥发型的存储器，以降低RFID电子标签/智能卡芯片的制造和工艺成本。
这里对于本发明的叙述只是说明整流器，其一并不是给出完整的物理实现，例如，对于一些衬底偏置的连接等，未做详尽的叙述，这些对于工艺界具有普遍技能的人都是了解的；其二对于整流器以外电路的表述只是为了有助于说明该整流器在RFID电子标签/智能卡芯片中的应用；其三对于整流器以外未表述的电路，例如，整流器输入端的限流电阻等，不影响本发明的叙述。
以上对本发明多个实例的详细描述并非企图穷举或限定性介绍发明的精细形式。举例说，在这里披露的采用NMOS晶体管、PMOS晶体管以及NMOS和PMOS晶体管实现的整流器，这种以例证为目的描述所采用的MOS晶体管的方式来实现整流器的特定的实例时，在本发明范围各种采用MOS晶体管来实现整流器都是可能的，包括正的整流输出和负的整流输出的整流器。同样，本发明的原理可以应用于其他电路，并不必须是上面提到的整流器。
本发明不限于上述实施例，本发明内容所述均可实施并具有所述良好效果。
权利要求
1.一种整流器，其特征是包括第一电容C1，它的一端连接输入端S1，另一端连接第二NMOS晶体管T2的栅极；第一NMOS晶体管T1，它的漏极连接输入端S1，它的栅极连接第二电容C2的一端，它的源极和衬底相连并接地；第二电容C2，它的一端连接输入端S2，另一端连接第一NMOS晶体管T1的栅极；第二NMOS晶体管T2，它的漏极连接输入端S2，它的栅极连接第一电容C1的一端，它的源极和衬底相连并接地；第三电容C3，它的一端连接输入端S1，另一端连接第三NMOS晶体管T3的栅极；第三NMOS晶体管T3，它的漏极连接输入端S1，它的栅极连接第三电容C3的一端，它的源极和第四NMOS晶体管T4的源极相连并作为整流器的输出端VL，它的衬底接地；第四电容C4，它的一端连接输入端S2，另一端连接第四NMOS晶体管T4的栅极；第四NMOS晶体管T4，它的漏极连接输入端S2，它的栅极连接第四电容C4的一端，它的源极和第三NMOS晶体管T3的源极相连并作为整流器的输出端VL，它的衬底接地；电阻RL，它的一端连接第三NMOS晶体管T3和第四NMOS晶体管T4的源极，另一端接地。
2.根据权利要求1所述的整流器，其特征在于在该整流器的每一个NMOS晶体管的栅极上串联两级、三级、甚至多级的电容或类电容结构器件来分压加至在NMOS晶体管的栅极上的电压。
3.根据权利要求1或2所述的整流器，其特征在于电容或类电容结构的器件可以采用在P型衬底、N型阱中形成NMOS管的方式实现的类MOS电容结构的器件，或采用在P型衬底上形成耗尽型NMOS管的方式实现的MOS电容，或采用在N型衬底、P型阱中形成耗尽型NMOS管的方式实现的MOS电容。
4.根据权利要求1或2所述的整流器，其特征在于该整流器可以同时由几路输出。
5.一种整流器，其特征是包括第五电容C5，它的一端连接输入端S1，另一端连接第六PMOS晶体管T6的栅极；第五PMOS晶体管T5，它的源极连接输入端S1，它的栅极连接第六电容C6的一端，它的漏极和衬底相连并连接至第六PMOS晶体管T6的漏极和衬底，作为整流器的输出端VL；第六电容C6，它的一端连接输入端S2，另一端连接第五PMOS晶体管T5栅极；第六PMOS晶体管T6，它的源极连接输入端S2，它的栅极连接第五电容C5的一端，它的漏极和衬底相连并连接至第五PMOS晶体管T5的漏极和衬底，作为整流器的输出端VL；第七电容C7，它的一端连接输入端S1，另一端连接第七PMOS晶体管T7的栅极；第七PMOS晶体管T7，它的源极和衬底相连并连接至输入端S1，它的栅极连接第七电容C7的一端，它的漏极接地；第八电容C8，它的一端连接输入端S2，另一端连接第八PMOS晶体管T8的栅极；第八PMOS晶体管T8，它的源极和衬底相连并连接至输入端S2，它的栅极连接第八电容C8的一端，它的漏极接地；电阻RL1，它的一端连接第五PMOS晶体管T5和第六PMOS晶体管T6的漏极，另一端接地。
6.根据权利要求5所述的整流器，其特征在于在该整流器的每一个PMOS晶体管的栅极上串联两级、三级、甚至多级的电容或类电容结构器件的方法来分压加至在PMOS晶体管的栅极上的电压。
7.根据权利要求5或6所述的整流器，其特征在于电容可以采用在P型衬底、N型阱中形成耗尽型PMOS管的方式实现。
8.根据权利要求5或6所述的整流器，其特征在于该整流器可以同时由几路输出。
9.一种整流器，其特征是包括第九电容C9，它的一端接地，另一端连接第九NMOS晶体管T9的栅极；第九NMOS晶体管T9，它的漏极连接输入端S1，它的栅极连接第九电容C9的一端，它的源极和衬底相连并接地；第十电容C10，它的一端接地，另一端连接第十NMOS晶体管T10的栅极；第十NMOS晶体管T10，它的漏极连接输入端S2，它的栅极连接第十电容C10的一端，它的源极和衬底相连并接地；第十一电容C11，它的一端连接输入端S1，另一端连接第十一NMOS晶体管T11的栅极；第十一NMOS晶体管T11，它的漏极连接输入端S1，它的栅极连接第十一电容C11的一端，它的源极和第十二NMOS晶体管T12的源极相连并作为整流器的输出端VL，它的衬底接地；第十二电容C12，它的一端连接输入端S2，另一端连接第十二NMOS晶体管T12的栅极；第十二NMOS晶体管T12，它的漏极连接输入端S2，它的栅极连接第十二电容C12的一端，它的源极和第十一NMOS晶体管T11的源极相连并作为整流器的输出端VL，它的衬底接地；电阻RL2，它的一端连接第十一NMOS晶体管T11和第十二NMOS晶体管T12的源极，另一端接地。
10.根据权利要求9所述的整流器，其特征在于在该整流器的每一个NMOS晶体管的栅极上串联两级、三级、甚至多级的电容或类电容结构器件的方法来分压加至在NMOS晶体管的栅极上的电压。
11.根据权利要求9或10所述的整流器，其特征在于电容或类电容结构的器件则可以采用在P型衬底、N型阱中形成NMOS管的方式实现的类MOS电容结构的器件，或采用在P型衬底上形成耗尽型NMOS管的方式实现的MOS电容，或采用在N型衬底、P型阱中形成耗尽型NMOS管的方式实现的MOS电容。
12.根据权利要求9或10所述的整流器，其特征在于该整流器可以同时由几路输出。
13.一种整流器，其特征是包括第十三电容C13，它的一端接输出端VL，另一端连接第十三PMOS晶体管T13的栅极；第十三PMOS晶体管T13，它的源极连接输入端S1，它的栅极连接第十三电容C13的一端，它的漏极和衬底相连并连接至第十四PMOS晶体管T14的漏极和衬底，作为整流器的输出端VL；第十四电容C14，它的一端接输出端VL，另一端连接第十四PMOS晶体管T14的栅极；第十四PMOS晶体管T14，它的源极连接输入端S2，它的栅极连接第十四电容C14的一端，它的漏极和衬底相连并连接至第十三PMOS晶体管T13的漏极和衬底，作为整流器的输出端VL；第十五电容C15，它的一端连接输入端S1，另一端连接第十五PMOS晶体管T15的栅极；第十五PMOS晶体管T15，它的源极和衬底相连并连接至输入端S1，它的栅极连接第十五电容C15的一端，它的漏极接地；第十六电容C16，它的一端连接输入端S2，另一端连接第十六PMOS晶体管T16的栅极；第十六PMOS晶体管T16，它的源极和衬底相连并连接至输入端S2，它的栅极连接第十六电容C16的一端，它的漏极接地；电阻RL3，它的一端连接第十三PMOS晶体管T13和第十四PMOS晶体管T14的漏极，另一端接地。
14.根据权利要求13所述的整流器，其特征在于在该整流器的每一个PMOS晶体管的栅极上串联两级、三级、甚至多级的电容或类电容结构器件的方法来分压加至在PMOS晶体管的栅极上的电压。
15.根据权利要求13或14所述的整流器，其特征在于电容可以采用在P型衬底、N型阱中形成耗尽型PMOS管的方式实现。
16.根据权利要求13或14所述的整流器，其特征在于该整流器可以同时由几路输出。
17.一种整流器，其特征是包括第十七电容C17，它的一端连接输入端S1，另一端连接第十八NMOS晶体管T18的栅极；第十七NMOS晶体管T17，它的漏极连接输入端S1，它的栅极连接第十八电容C18的一端，它的源极和衬底相连并接地；第十八电容C18，它的一端连接输入端S2，另一端连接第十七NMOS晶体管T17的栅极；第十八NMOS晶体管T18，它的漏极连接输入端S2，它的栅极连接第十七电容C17的一端，它的源极和衬底相连并接地；第十九电容C19，它的一端连接输入端S1，另一端连接第二十PMOS晶体管T20的栅极；第十九PMOS晶体管T19，它的源极连接输入端S1，它的栅极连接第二十电容C20的一端，它的漏极和衬底相连并连接至第二十PMOS晶体管T20的漏极和衬底，作为整流器的输出端VL；第二十电容C20，它的一端连接输入端S2，另一端连接第十九PMOS晶体管T19的栅极；第二十PMOS晶体管T20，它的源极连接输入端S2，它的栅极连接第十九电容C19的一端，它的漏极和衬底相连并连接至第十九PMOS晶体管T19的漏极和衬底，作为整流器的输出端VL；电阻RL4，它的一端连接第十九PMOS晶体管T19和第二十PMOS晶体管T20的漏极，另一端接地。
18.根据权利要求17所述的整流器，其特征在于在该整流器的每一个NMOS和PMOS晶体管的栅极上串联两级、三级、甚至多级的电容或类电容结构器件的方法来分压加至在NMOS和PMOS晶体管的栅极上的电压。
19.根据权利要求17或18所述的整流器，其特征在于电容可以采用在P型衬底、N型阱中形成耗尽型PMOS管的方式实现，和在P型衬底、N型阱中形成NMOS管的方式实现的类MOS电容结构的器件的方式实现。
20.根据权利要求17或18所述的整流器，其特征在于该整流器可以同时由几路输出。
21.根据权利要求1、2、5、6、9、10、13、14、17和18所述的整流器，其特征在于所述的电容或类电容结构的器件，还可以采用标准CMOS逻辑工艺所提供的各种实现电容或类电容结构器件的方法来实现，例如能通过任何两个相邻并且相互隔离的电极板形成，它们可以是多晶极/栅氧化层/N阱极，多晶极/栅氧化层/P阱极，NMOS的栅极与其源漏极，PMOS的栅极与其源漏极，金属层1和多晶极，金属层2和金属层1，金属层3和金属层2。
全文摘要
一种采用标准CMOS逻辑工艺实现高耐压的整流器，其特征是由电容C1－电容C4、NMOS晶体管T1－NMOS晶体管T4、电阻R
文档编号H01L27/02GK1905345SQ20061002158
公开日2007年1月31日 申请日期2006年8月11日 优先权日2006年8月11日
发明者王兼明, 毛军华, 巫向东 申请人:绵阳凯路微电子有限公司