嵌入元件的静电放电保护的制作方法

专利名称：嵌入元件的静电放电保护的制作方法
嵌入元件的静电放电保护
背景技术：
本发明涉及电路保护。更具体地，本发明涉及电压可变材料
(VVM)。
电过载瞬态(E0S瞬态)产生高电场和高峰值功率，其可致使电 路或电路中的高敏感电子元件暂时或永久失去功能。E0S瞬态可包括 能够中断电路运行或直接摧毁电路的瞬态电压或电流条件。例如，E0S 瞬态可来自电磁脉冲、静电放电、闪电、静电流累积，或由其他电子 或电元件的运行产生。E0S瞬态可在次毫微秒到微秒的时间内达到其 最大振幅并具有反复的振幅峰值。
静电放电瞬态波(ESD事件)的峰值振幅可超过25,000伏特， 同时具有大于100安培的电流。现在存在几种确定E0S瞬态波形的标 准。这些标准包括IEC 61000-4-2、 ANSI guidelines on ESD (ANSI C63. 16) 、 DO-160、及FAA-20-136。还有军用标准，如MIL STD 883 part 3015. 7。
用于保护不受EOS瞬态影响的电压可变材料(VVM)存在，该材 料被设计为快速反应(即，理想地，在瞬态波达到其峰值之前)以将 所传输的电压降低到非常低的值并在EOS瞬态期间将电压箝位在较 低的值。VVM的特征为其在低的或正常的工作电压下具有高电阻值。 响应于E0S瞬态，这种材料实质上瞬间切换为低电阻状态。当EOS事 件已被减轻时，这些材料回到其高电阻状态。VVM能够在高和低电阻 状态之间反复切换，并使电路能在多个ESD事件的情况下受到保护。
在ESD事件终止时，VVM还可实质上瞬间恢复到其原始的高电阻 值。对于本申请，高电阻状态将被称为高阻抗状态，低电阻状态将被 称为低阻抗状态。E0S材料可经受数千次ESD事件，并在提供不受每 一独立的ESD事件的影响的保护后恢复到高阻抗状态。
使用EOS材料的电路元件由于EOS瞬间接地从而可分流一部分过 电压或电流，从而保护电路及其元件。威胁瞬态的大部分被反射回威 胁源。所反射的波或通过所述源辐射开而被削弱，或重新指回响应于 每一返回脉冲的浪涌保护器件，直到烕胁能量降低到安全水平。
在VVM的上述特性和优点的基础上，需要继续进一步开发采用这 样的VVM的应用和装置。

发明内容
根据本发明的一方面，电元件如电阻器和电容器用电压可变材料 (VVM)嵌入在印刷电路板(PCB)如多层PCB中。在一实施例中，电 元件被提供为层压在PCB的绝缘衬底上或两个所述衬底之间的材料。 例如，所述材料为电阻材料或电介质材料。电介质材料通过导电板接 触每一面。电阻材料通过引线或迹线接触每一端。电材料可施加在绝 缘衬底的相当大面积上并按需在PCB上提供的一个或多个电路内使 用。
VVM也被层压到绝缘衬底上，如与衬底上层压电元件薄膜那侧相 反的另一侧。绝缘衬底、元件薄膜和VVM的组合可提供为能够接收电 路迹线、表面安装元件、通孔元件和其它零件的装置或PCB。所得到 的VVM结构可具有任何所需大小的表面积，如大于1平方英寸的表面 积。电元件薄膜和VVM层被嵌入在PCB内，从而节省了 PCB表面上的 有价值空间并可能减小PCB所需的整体尺寸。嵌入元件薄膜和VVM层 也可降低成本和改善信号集成度。VVM保护位于PCB之中或之上的电 元件免受由于ESD事件引起的能量过载的影响。
如下所述，电元件、VVM和绝缘衬底可按许多不同的方式进行布 置以获得所需结果。总的来说，每一布置导致将要保护的器件如电阻 或电容材料和VVM之间的并联电学关系。这样，当没有ESD事件时， VVM存在为高阻抗状态，在电路正常运行情况下电流流过嵌入电元件。 当出现ESD事件时，VVM切换到低阻抗状态，从而导致ESD能量通过
VVM而不是嵌入电元件耗散，因而保护所述元件免遭ESD能量的有害影响。
如下所示，VVM与嵌入电元件并联置放。与嵌入在PCB内或放在 PCB上面的VVM可保持并联电学关系。在某些应用中，在PCB的一层 或多层中提供一个或多个通道或孔。通道使嵌入电元件或VVM能与位 于PCB的多层上的导体电连通。
在实施例中，VVM与其接触电极呈X-Y或共面排列进行置放。在 此，定位电极以产生VVM间隙，所述间隙至少实质上平行于电极平面 延伸。VVM放在间隙中，接触电极。共面或X-Y间隙的大小适当以将 ESD能量分流到所需导体，如地或屏蔽导体。
在另一实施例中，VVM相对于接触电极呈Z向应用置放。在此， 例如， 一电极堆叠在另一电极之上且VVM置放在电极之间。在此，VVM 间隙由VVM层的厚度产生。厚度或间隙大小再次形成适当的大小以将 ESD能量分流到所需导体，如地或屏蔽导体。在一实施例中，ESD能 量在将要保护的元件周围分流。
在本发明的另一主要实施例中，VVM作为层施加到导电箔以形成 有源衬底或有源层压板。所得的有源层压板可部分固化和施加到支撑 衬底上，如刚性PCB。在本发明中，VVM层涂覆或施加到导电层如铜 层上以产生有源衬底或层压板。有源衬底以下面详示的许多不同方式 与嵌入电元件结合使用。在实施例中，电元件也被施加为层，如层压 到有源层压板的VVM层的暴露侧。有源衬底方便地代替另外必须的绝 缘层。有源衬底还在多个方向延伸使得衬底可保护多个电元件。
有源衬底提供与嵌入VVM实施例相同的好处，如节约的板空间、 降低的成本等。有源衬底也是嵌入VVM应用，其中VVM层加倍为正常 电压状态绝缘衬底。
VVM层可与嵌入电元件呈并联电学结构进行置放。VVM层也可形 成如上所述的X-Y或Z向布置的间隙。采用VVM层和有源衬底的PCB 可包括使能量能被分流到PCB内的不同导电层的一个或多个通道。
PCB可包括多个VVM或有源衬底层，使VVM层与一个或多个绝缘衬底 结合及保护多种不同类型的嵌入电元件。
本发明的另外的特征和优点在下面的本发明详细描述和附图中 描述并可从其明显看出。


图1为电压可变材料(WM)或使用电压可变材料的器件的示意 电学图示。
图2为示出本发明VVM的电压箝位效应的电压对时间图。
图3A-3C为分别与电阻器、电容器和信号线呈并联关系放置的 VVM或使用VVM的器件的示意性电学图示。
图4为采用本发明的嵌入元件/VVM和有源衬底实施例的印刷电 路板的截面透视图。
图5A、 5B、 6A、 6B、 7A和7B为形成间隙的嵌入电阻器和电极对 及与电阻器呈并联关系跨间隙嵌入VVM的多个实施例的示意性电学 图示。
图8和9为电阻器元件与VVM呈并联关系放置的示意性电学图 示，电阻器元件和VVM嵌入在三个绝缘衬底之间。
图10为电阻器元件与VVM呈并联关系放置的示意性电学图示， 电阻器元件嵌入在四个绝缘衬底之间，VVM放在通道中。
图1卜14为电容性电介质元件与VVM呈并联关系放置的示意性电 学图示，所述元件嵌入在两个绝缘衬底之间，且其中至少一电极位于 衬底之一的外面。
图15为包括嵌入以VVM的绝缘衬底的本发明有源层压板(或涂 覆树脂的箔)的一实施例的正视图，其与导电层连接。
图16为使用图15的有源层压板及有源层压板上的电阻材料涂层 的组件的正视图。
图17为组件的平面图，其使用图15的有源层压板，被涂覆以电 阻材料并被提供以多个电极。
图is为沿图17的xvm-xvm线的截面图。
图19为图15的有源层压板的正视图，其被涂覆以电容性电介质 材料并被提供以多个电极及另外的绝缘衬底或另一有源层压板。
图20为图15的有源层压板与多个数据线结合的应用的平面图。 图21为沿图20的XXI-XXI线的截面图。
具体实施方式
概述
在本发明的一主要实施例中，电元件如电阻器和电容器用电压可 变材料(VVM)嵌入在印刷电路板(PCB)如多层PCB中。在一实施例 中，电元件提供为层压在PCB的绝缘衬底上或两个绝缘衬底之间的薄 膜。VVM也层压到绝缘衬底上，如与衬底层压电元件薄膜那侧相反的 侧。绝缘衬底、元件薄膜和VVM的结合可提供为器件或能够接收电路 迹线、表面安装元件、通孔元件及其它零件的PCB。
嵌入元件和VVM降低了所得器件或PCB的整体大小和成本。嵌入 元件和VVM还释放了PCB外部如上侧和下侧上的空间并改善信号集成 度。即使在PCB正常处理期间，电如电阻或电容薄膜也可由静电放电 (ESD)事件损坏。VVM在这样的事件期间保护位于PCB上的这些薄 膜和/或其它元件。
在本发明的另一主要实施例中，VVM被注入环氧树脂或树脂内。 之后，环氧树脂或树脂被施加到导电箔如铜箔上。所得的结构在此称 为"有源层压板"或"有源衬底"。所得的结构在此也称为涂覆树脂 的箔(RCF)或涂覆树脂的铜(RCC)，其中树脂或环氧树脂被注入以 WM粒子，从而产生有源RCF或RCC。在一实施例中，衬底的环氧树 脂或树脂为VVM的绝缘粘合剂。
有源衬底或有源层压板与许多次要电子学或元件组装工艺兼容， 甚至与高端、高密度工艺兼容。有源衬底提供与嵌入VVM相同的好处， 如节约板的空间、降低成本等。有源衬底也是嵌入VVM应用，其中 VVM层在VVM层保护的电路正常运行情况下使绝缘衬底加倍。
现在参考附图特别是图1，本发明的VVM10电连接在结点12和
14之间。VVM10用器件符号图示，然而，在下示的多个实施例中，VVM10 施加为衬底上的一层导电薄膜。VVM10在正常条件下高度电阻性，如 从约1000欧姆到约1012欧姆，使得非常小的电流在结点12和14之 间流动。在ESD事件时，VVM10变得十分导电，如从约O. i欧姆到约 100欧姆，从而使ESD能量能在结点12和14之间移动。在实施例中， 结点之一接地，使得ESD能量被分流到地。或者，结点12和14可以 是电元件如电阻器或电容器的引线。
图2表明，基于大致在时间t二O开始的ESD事件，跨电路的电 压开始快速增长。如果不提供VVM，电压快速跳到最大浪涌电压，其 可能呈数量级超出电路内的不同电元件的额定电压。当提供VVM时， VVM在图2中所示的触发电压处触发或从高阻抗状态变为低阻抗状 态。其后，由于ESD事件引起的电压被箝位到图2中所见的稳定箝位 电压。箝位电压可以为从约5伏特到约300伏特。实际上，由于ESD 事件引起的电压从箝位电压逐渐变为0。
图3A和3B示出了 VVM10怎样保护电元件，如电阻器16 (图3A) 或电容器18 (图3B)。在实施例中，VVM10与电元件并联放置。当 没有ESD事件时，VVM10处于高阻抗状态，迫使大部分电流流过电元 件16、 18。当出现ESD事件时，VVM10从高阻抗状态切换到低阻抗状 态，提供路径以使ESD能量绕过电元件16、 18，从而保护这些元件。
图3C示出了 VVM10怎样保护信号迹线或引线102或连到引线102 的一个或多个电器件103。在此，VVM10电连接在迹线102和地或屏 蔽84之间。涉及信号引线102和器件103的另一应用将在下面结合 图20和21进行描述。如图3C中所见，当没有ESD事件时，VVM10 处于高阻抗状态，迫使大部分电流流过迹线102和器件103。当出现 ESD事件时，VVM10从高阻抗状态切换到低阻抗状态，提供路径以使 ESD能量分流到地84,从而保护迹线102和器件103。器件103可以 是在此所述的任何电器件，包括集成电路。
现在参考图4，本发明的嵌入VVM/元件和有源衬底实施例的应用
经PCB120图示，其是板上组装有许多不同类型的电元件如电阻器 116、电容器118和电路迹线102的多层PCB。 PCB120是完全组装的 板，其可放在任何类型的电学装置中，如计算机、电视机、移动电话、 通信装置、数字记录设备等。PCB120可部分或全部由装配性企业组 装，其与原始设备制造商(OEM)签订合同以制造所述板的部分或全 部。OEM通常执行最后的组装，将元件放在PCB120上，如集成电路 (IC)芯片104、电池备用芯片106、连接器108、压敏变阻器112、 表面安装电阻器116、表面安装电容器118等。PCB120还具有形成或 蚀刻增强表面上的迹线102。 ..
PCB120是具有三层绝缘层42、 44和46的多层板。在实施例中， 所述层相对硬，如由FR-4材料制成。在另一实施例中，绝缘层可以 半硬，如由聚酰亚胺制成，如KaptonTM带。绝缘层42、 44和46被 剖视以示出下面详述的实施例的应用。
下面详述的嵌入组件40和65如图4中所示，其提供这些组件可 怎样用于最后组装的PCB在此为PCB120的例子。PCB120仅是可采用 在此所述的实施例的许多不同类型的终端产品的一个例子。
通常，电阻器组件40包括衬底42、 44和46。中间衬底44包括 或具有通道32和34。通道32和34使位于衬底44和46之间的引线 或迹线22和24能够与位于衬底42和44之间的导体26和28电连通。 引线或迹线22和24通过电阻材料16相互电连通。导体26和28位 于衬底42和44之间。导体26和28及衬底42和44确定间隙30， 其被填充VVMIO，使得VVM接触导体26和28。导体26和28之一可 以是或连到地或屏蔽。
嵌入的电阻材料16可代替PCB120的衬底42的上表面上所示的 部分、许多甚至全部表面安装电阻器116。同样，位于PCB120的上 表面上的、连到被代替的表面安装电阻器116的各条迹线102也可嵌 入在衬底42、 44和46之间，与迹线22和24 —样。由于电阻材料 16被嵌入且不易替换，保护这些材料免遭ESD事件的有害影响非常
重要。VVM10提供这样的保护。同样，VVM10被嵌入且耗用无价值的 外部PCB空间。
在实施例中，电阻材料16的具有不同电阻率的不同区域放在衬 底42、 44和46之间。不同的电阻率使不同电路能够按需采用不同的 电阻。同样，电阻材料16可按需按任何所需形状、迹线图案和/或数 量进行施加。
通常，嵌入的电容器组件65采用绝缘衬底42和44。上面的衬 底42包括或具有通道32和34。通道32使位于电容器材料18上面 的引线或电容偏板22能够与导体26电连通。导体26位于PCB120的 上表面上。导体26可以是地或屏蔽导体。通道34被填充VVM10，其 接触导体26和电容偏板24。
嵌入的电容材料18及相关的偏板22和24可代替PCB120的衬底 42的上表面上所示的部分、许多甚至全部表面安装电容器，118。同样， 位于PCB120的上表面上的、连到被代替的表面安装电容器118的各 条迹线102也可嵌入在衬底42、 44和46之间。由于电容材料18被 嵌入且不易替换，保护这些材料免遭ESD事件的有害影响非常重要。 WM10提供这样的保护。同样，VVM10被嵌入且耗用无价值的外部PCB 空间。
在实施例中，电容材料18的具有不同介电常数或特性的不同区 域放在衬底42、 44和46之间。不同的介电特性使不同电路能够按需 采用不同的电容。同样，电容材料18可按需按任何所需形状、迹线 图案和/或数量进行施加。
PCB120还包括有源层压板75，其将在下面详细描述。通常，有 源层压板75包括VVM层100和导电箔72。在实施例中，有源层压板 75独立制造并按需应用到PCB120。有源层压板75也可制备成具有电 阻层16、电容层18或具有所需电学功能或特性的其它类型的层。在 所示实施例中，有源层压板被制备成具有一层电阻材料16。电阻材 料16施加到有源层压板75的VVM层100的与导电箔72相对的那一 侧上。电阻材料16经层压、压縮、粘着或其它适当的方法固定到绝
缘衬底42上。导电箔72经层压、压縮、粘着、及其任何组合或其它 适当的方法固定到衬底46上。
如前所述，有源层压板75的嵌入电阻材料16可代替PCB120的 衬底42的上表面上所示的部分、许多甚至全部表面安装电阻器116 及相关的迹线102。 VVM层100保护嵌入的电阻材料16免受ESD事件 的影响。同样，VVM100被嵌入且耗用无价值的外部PCB空间。
在所示实施例中，电阻材料16通过衬底42中形成的电镀通道 114电连通到外部元件104。导电箔72可被蚀刻以形成所需迹线。这 些迹线可接触其它嵌入的电学材料和/或与位于绝缘衬底46的内和/ 或外表面上的元件连通。迹线102也可形成在外衬底42和/或46的 内侧及中间衬底44的表面上。这样的内部迹线102可按需接触WM 层100 (如图所示)、电阻材料16、电容材料18、和/或其它内部电 元件。
嵌入电元件及VVM
现在参考图5A和5B，其示出了本发明的嵌入VVM10的一个应用。 结点12电连接到引线或迹线22。结点14电连接到引线或迹线24。 结点12和14还电连接到电阻元件或电阻材料16。导体26和28从 结点12和14与电阻材料16并联延伸。如图5A中所见，间隙30形 成在导体26和28之间。如图5B中所见，VVM10放在间隙30中并电 连接到导体26和28。
图5A和5B的应用可表征为共面或X-Y应用，其中结点12和14、 引线22和24、导体26和28、间隙30和VVM10被施加到PCB的单一 衬底上或驻留于其上。间隙30形成在与其上形成结点、迹线和导体 的平面相同的平面上，VVM也被施加到该平面上。在实施例中，衬底 为内部衬底，因而结点12和14、引线22和24、导体26和28、间 隙30和VVM10嵌入在PCB内。
电阻器16 (对于在此所述的任何实施例)可按器件提供。电阻 器16 (对于在此所述的任何实施例)也可提供为材料，其可经丝网 印刷方法、加压施加方法等施加到衬底上。层压板电阻材料16司.从
Rohm and Haas获得，相应商品名为tradename Insite ，并可按约 500 ohms/cm2到约1000 ohms/cm2的薄层电阻率范围提供。
如在此所述的VVM10 (对于图1-14中所述的任何实施例)可按 器件提供。或者，VVM10 (对于图1-14中所述的任何实施例)可按可 印刷或可展开形式提供。多种适当的WM在2004年10月5日申请的、 题为"直接施加可变材料、采用可变材料的器件及制造前述器件的方 法"的美国专利申请10/958， 442中描述，每一所述VVM均通过引用 特别组合于此。
现在参考图6A和6B，其示出了本发明的嵌入VVM10的另一应用。 结点12电连接到引线或迹线22。结点14电连接到引线或迹线24。 结点12和14还电连接到电阻元件或电阻材料16。如图6A中所见， 间隙30形成在结点12和14之间。如图6B中所见，VVM10放在间隙 30中并电连接到结点12和14。
图6A和6B的应用可表征为共面应用，其中结点12和14、引线 22和24、间隙30被施加到PCB的单一衬底上或驻留于其上。伺隙 30形成在与其上形成结点、迹线和导体的平面相同的平面上，VVM10 也被施加到该平面上。在实施例中，衬底为内部衬底，因而结点12 和14、引线22和24、间隙30和VVM10嵌入在PCB内。在可选实施 例中，结点12和14、引线22和24、间隙30和VVM10置放在PCB的 顶部或底部。
现在参考图7A和7B，其示出了本发明的嵌入VVM10的另一应用。 结点12电连接到引线或迹线22。结点14电连接到引线或迹线24。 结点12和14还电连接到电阻元件或电阻材料16。导体26和28从 结点12和14延伸并可与结点12和14形成整体。如图7A中所见， 间隙30形成在导体26和28之间。如图7B中所见，WM10放在间隙 30中并电连接到导体26和28。
图7A和7B的应用可表征为共面或X-Y应用，其中结点12和14、 引线22和24、导体26和28、间隙30和雨10被施加到PCB的单一 衬底上或驻留于其上。间隙30通常形成在与其上形成结点、迹线和
导体的平面相同的平面上，VVM也被施加到该平面上。在实施例中，
衬底为内部衬底，因而结点12和14、引线22和24、导体26和28、 间隙30和VVM10嵌入在PCB内。
或者，结点12位于第一衬底上，结点14位于第二衬底上，从而 形成Z向应用。任一衬底可以是多层PCB的内部衬底。在此，VVM10 邻近于支撑结点12和14的衬底之间的电阻材料16进行施加。
现在参考图8，采用本发明的嵌入元件和VVM的多层PCB的一实 施例被示为组件40。组件40包括绝缘衬底42、 44和46。绝缘衬底 42、 44和46 (及在此所述的任何衬底)可包括任一或多种类型的硬 或半硬衬底，如FR-4、有纺或无纺玻璃、PTFE和微纤维玻璃、陶瓷、 热固塑料、聚酰亚胺、Kapto-等。
中间衬底44包括或具有通道32和34。通道32和34使位于衬 底44和46之间的引线或迹线22和24能够与导体26和28电连通。 引线或迹线22和24通过电阻材料16电连通。导体26和28位于衬 底42和44之间。导体26和28及衬底42和44确定间隙30，在共 面或X-Y应用中其被填充VVMIO。在实施例中，迹线22和24集成在 电路内，其可完全嵌入在组件40内或与位于外部衬底4、2和46之一 的外侧上的电路电连接。
导体26和28可以是嵌入的电路保护网络的一部分，其可包括多 个VVM10的区域或一个或多个更大的VVM10区域。导体26和28之一 可连到地或屏蔽。应意识到，组件40包括与图5B、 6B和7B中所示 相似的并联电路。组件40可以是分立器件或分立器件的一部分或足 够大以接收和支持多个表面安装或通孔电元件。组件40结构可或者 或另外与嵌入电容材料18或其它类型的电学材料或器件一起使用。
现在参考图9，采用本发明的嵌入元件和VVM的多层PCB的一实 施例由组件45图示。组件45包括绝缘衬底42、 44和46。中间衬底 44包括或具有通道32和34。通道32使位于衬底44和46之间的引 线或迹线能与导体26电连通。导体26位于衬底42和44之间，及在
实施例中为地或屏蔽导体。导体26可以是嵌入的电路保护网络的一
部分，其可包括多个VVM10区域或一个或多个更大的VVM10区域。
通道34确定间隙30，其被填充VVMIO。这样的结构使能消除(上 面示出的)导体28。在实施例中，迹线22和24集成在电路内，其 可完全嵌入在组件45内或与位于外部衬底42和46之一的外侧上的
应意识到，组件45包括与上面所示相类似的并联电路。将VVM10 放在通道34中产生Z向应用，其中VVM间隙的宽度实质上是衬底44 的厚度。在于此所述的许多实施例中，配置VVM间隙厚度使得沿迹线 22或24出现的ESD事件被适当地分流而远离电元件如电阻器16。
组件45可以是分立器件或分立器件的一部分或足够大以接收和 支持多个表面安装或通孔电元件。组件45结构可或者或另外与嵌入 电容材料18或其它类型的电学材料或器件一起使用。
现在参考图10，采用本发明的嵌入元件和VVM的多层PCB的--实施例由组件50图示。组件50包括外部绝缘衬底42和46及一对内 部衬底44a和44b。迹线22和24与电阻器16电连通。导体26和28 与VVM10电连通。中间衬底44a和44b包括或具有通道32和34。通 道32和34使位于衬底44b和46之间的迹线22和24能与导体26和 28电连通。导体26和28位于衬底42和44a之间。
衬底42、 44a和44b共同包括或具有第三通道36。通道36填充 VVMIO。 VVM10可从外部衬底42的外面填入组件50。在衬底44a和 44b被施加到衬底46、迹线22和24及电阻材料16之后，通道32和 34可被金属化。在实施例中，通道32和34在与导体26和28被确 定在衬底44a上的同一过程期间金属化。
在实施例中，迹线22和24集成在电路内，其可完全嵌入在组件 50内或与位于外部衬底42和46之一的外侧上的电路电连接。导体 26和28继而可以是嵌入的电路保护网络的一部分，其可包括多个 VVM10区域或一个或多个更大的VVM10区域。导体26和28之一连到 地或屏蔽。
应意识到，组件50包括与上面所示相类似的并联电路。将VVM10
放在通道36中产生Z向应用，其中VVM间隙的宽度实质上是通道36 的直径或截面距离。如前所述，配置WM间隙厚度使得沿迹线22或 24出现的ESD事件被适当地分流而远离嵌入的电元件如电阻器16。
组件50可以是分立器件或分立器件的一部分或足够大以接收和 支持多个表面安装或通孔电元件。组件50结构可或者或另外与嵌入 电容材料18或其它类型的电学材料或器件一起使用。
现在参考图11-14，其示出了嵌入电容器或电容材料18的各个 实施例。如前所述，图11-14中的每一实施例也可或另外采用嵌入电 阻材料或其它类型的电元件或材料。(对于在此所述的任何实施例) 电容器或电介质18可提供为器件。(对于在此所述的任何实施例) 电容器或电介质18也可提供为材料，其可经丝网印刷方法、加压施 加方法等施加到电容偏板和/或衬底上。层压板电容器电介质材料18 可从Rohm and Haas获得，相应商品名为tradename Insite ,并 可按高达200nF/cm2的额定范围提供。
在图11中，采用本发明嵌入元件和VVM的多层PCB的一实施例 由组件55图示。组件55包括两个绝缘衬底42和44。上部衬底42 包括或具有通道32和34。通道32使位于电容材料18上面的引线或 电容偏板22能与导体26电连通。导体26位于上部衬底42的外侧上。 通道34使位于电容材料18下面的迹线或电容偏板24能与导体28电 连通。导体28位于上部衬底42的外侧上。在所示实施例中，电路保 护电路至少部分位于组件55的外侧上，而包括电容偏板22和24及 电容器18的主要电路至少部分嵌入在组件55内。组件55强调任何 部分或所有电路保护电路和/或主要电路可位于PCB的外表面上。
导体26和28确定间隙30，其被填充VVMIO。导体26和28之一 可以是地或屏蔽导体。该地或屏蔽导体可以是嵌入的电路保护网络的 一部分，其可包括多个VVM10区域或一个或多个更大的WM10区域。
应意识到，组件55包括与上面所示相类似的并联电路。将WM10 放在间隙30中产生X-Y向应用，其中WM间隙的宽度为导体26和
28端部之间的距离。如前所述，配置VVM间隙厚度使得沿电容偏板 22或24出现的ESD事件被适当地分流而远离电元件如电容器18。
在图l卜14中，迹线22和24为或充作电容偏板，其与电容器电 介质材料18并联接触。另一方面，如上所述，在实施例中，迹线22 和24接触电阻器材料16的端部。或者，迹线22和24可以并联或共 面关系接触电阻材料16。
在图11中，在实施例中，电容偏板22和24及电介质材料18被 丝网印刷或层压到下面衬底44上。其后，上部衬底42施加到电容性 子组件上。通道32和34可在将导体26和28施加到上部衬底42的 外面的同一过程期间金属化。接着，VVM10作为器件或经下述专利申 请中描述的任何方法施加到间隙30，所述专利申请为2004年10月5 日申请的、题为"直接施加可变材料、采用所述材料的器件及制造所 述器件的方法"的申请10/958,442，其中所述的每一方法均通过引 用组合于在此公开的每一实施例中。
组件55可以是分立器件或分立器件的一部分或足够大以接收和 支持多个表面安装或通孔电元件。如上所述，组件55结构可或者或 另外与嵌入电阻材料16或其它类型的电学材料或器件一起使用。
在图12中，采用本发明嵌入元件和VVM的多层PCB的另一实施 例由组件60图示。组件60包括两个绝缘衬底42和44。上部衬底42 包括或具有通道32。通道32使位于电容材料18上面的引线或电容 偏板22能与导体26电连通。导体26位于上部衬底42的外侧上。
在所示实施例中，电路保护电路至少部分位于组件55的外侧上， 而包括电容偏板22和24及电容器18的主要电路至少部分嵌入在组 件55内。组件55强调任何部分或所有电路保护电路和/或主要电路 可位于PCB的外表面上。导体26可以是地或屏蔽导体。该地或屏蔽 导体可以是嵌入的电路保护网络的一部分，其可包括多个VVM10区域 或一个或多个更大的VVM10区域。
VVM10施加到电容偏板24上，使得其接触电容偏板22及电介质 材料18的边缘。VVM间隙距离在此实质上为电介质材料18的Z向厚
度。如前所述，配置VVM间隙厚度使得沿电容偏板22或24出现的 ESD事件被适当地分流而远离电元件如电容器18。组件60的结构相 比组件55删去了导体28和第二通道34。 VVM10嵌入在组件60中， 而组件55的VVM10采用表面施加方式。应意识到，组件60包括与上 面所示相似的并联电路。
在图12中，在实施例中，电容偏板22和24及电介质材料18及 VVM被丝网印刷或施加到下面衬底44上。其后，上部衬底42施加到 电容性子组件上。通道32可在将导体26施加到上部衬底42的外面 的同一过程期间金属化。
组件60可以是分立器件或分立器件的一部分或足够大以接收和 支持多个表面安装或通孔电元件。如上所述，组件60结构可或者或 另外与嵌入电阻材料16或其它类型的电学材料或器件一起使用。
在图13中，采用本发明嵌入元件和WM的多层PCB的另一实施 例由组件65图示。组件65包括两个绝缘衬底42和44。上部衬底42 包括或具有通道32和34。通道32使位于电容材料18上面的引线或 电容偏板22能与导体26电连通。导体26位于上部衬底42的外侧上。 导体26可以是地或屏蔽导体。该地或屏蔽导体可以是嵌入的电路保 护网络的一部分，其可包括多个VVM10区域或一个或多个更大的 VVM10区域。
通道34被填充VVM，其接触导体26和电容偏板24。 VVM间隙距 离在此实质上为衬底42的Z向厚度。如前所述，配置VVM间隙厚度 使得沿电容偏板22或24出现的ESD事件被适当地分流而远离电元件 如电容器18。组件65的结构相比组件55删去了导体28。 VVM10嵌 入在组件65中，与组件60相似。应意识到，组件65包括与上面所 示相似的并联电路。
在图13中，在实施例中，电容偏板22和24及电介质材料18被 丝网印刷或施加到下面衬底44上。其后，上部衬底42施加到电容性 子组件上。VVM10经丝网印刷、加压施加或其它适当的方法放在通道
34中。通道32可在将导体26施加到上部衬底42的外面的同一过程 期间金属化。
组件65可以是分立器件或分立器件的一部分或足够大以接收和 支持多个表面安装或通孔电元件。如上所述，组件65结构可或者或 另外与嵌入电阻材料16或其它类型的电学材料或器件一起使用。
在图14中，采用本发明嵌入元件和VVM的多层PCB的另一实施 例由组件70图示。组件70包括两个绝缘衬底42和44。上部衬底42 包括或具有通道32。通道32使位于电容材料18上面的引线或电容 偏板22能与导体26电连通。导体26位于上部衬底42的外侧上。导 体26可以是地或屏蔽导体。该地或屏蔽导体可以是嵌入的电路保护 网络的一部分，其可包括多个WM10区域或一个或多个更大的WM10 区域。
VVM10被施加到通道34中使其接触电容偏板24和电介质材料18 的边缘。与组件60不同，上电容偏板22在组件70中的VVM10的上 方延伸，这可提供改善的电接触。再次地，VVM间隙距离实质上为电 介质材料18的Z向厚度。如前所述，配置VVM间隙厚度使得沿电容 偏板22或24出现的ESD事件被适当地分流而远离电元件如电容器 18。组件70的结构相比组件55删去了导体28。 VVM10嵌入在组件 70中，与组件60和65的VVM10—样。应意识到，组件70包括与上 面所示相似的并联电路。
在图14中，在实施例中，电容偏板22和24、电介质材料18及 VVM10被丝网印刷或施加到下面衬底44上。其后，上部衬底42施加 到VVM10和电介质材料18上(另一方面，在图12中，VVM10在上部 和下面衬底22和24施加到衬底44上之后施加)。其后，上部衬底 42施加到电容性子组件中。通道32可在将导体26施加到上部衬底 42的外面的同一过程期间金属化。
组件70可以是分立器件或分立器件的一部分或足够大以接收和 支持多个表面安装或通孔电元件。如上所述，组件70结构可或者或 另外与嵌入电阻材料16或其它类型的电学材料或器件一起使用。
有源层压板
现在参考图15-21，其示出了有源层压板或有源衬底、RCF或RCC (在此为了方便统称为有源层压板)。图1-4的示教可等效地应用于 图15-21的有源层压板实施例。此外，图15-21的实施例与图5A-14 中所述的类似，因为二者均包括VVM和电元件在PCB内的位置。
图15示出了有源层压板75和釆用上述VVM10的实施例之间的主 要区别。有源层压板75包括VVM层100，其被施加或涂覆到导电箔 如铜箔72上。在可选实施例中，导电箔蚀刻或印刷到VVM层100上。 在实施例中，导电箔从约5微米到约70微米厚，VVM层从约70微米 到约100微米厚。二者也可采用其它厚度。'
VVM层100被装填各种类型的导电、半导电、绝缘及其它VVM粒 子。在实施例中，VVM层100的绝缘粘合剂以半固化条件施加到导电 箔72上。之后，半固化的VVM层100可被全部固化成刚性或半刚性 衬底，如刚性FR-4衬底或可变形聚酰亚胺如KaptonTM带。在实施例 中，最后的固化经压力燃烧器执行，其施加压力和热量以将有源层压 板75的VVM层100固定到刚性或半刚性如FR-4板。或者，执行最后 的固化过程，其将有源层压板75的WM层100固4t到一层如电阻材 料16或电容材料18上。最后的组装，如图4中示意性示出地，可采 用带有一个或多个刚性或半刚性衬底支持表面安装元件及电路迹线 的有源层压板75 (有或没有电阻材料层16或电容材料层18)。
VVM衬底在2001年10月11日申请的、题为"电压可变衬底材 料"的美国专利申请09/976, 964 ('964申请)中公开，其全部内容 通过引用组合于此。在该申请中，VVM衬底是自立、刚性或半刚性衬 底，并能够接收和支撑电元件(包括可印刷电学材料)及另外的导电 和绝缘层、迹线、焊点等。'964申请的VVM衬底包括绝缘粘合剂， 其被填充纤维或交联元件。所述交联元件增加粘合剂及所得衬底的刚 性。在本发明中，VVM层100可不包括交联元件，从而使VVM粘合剂 能够固定导电、半导电或绝缘粒子且依然易于涂敷或施加到导电箔
72上。VVM粘合剂还被构造成保持半固化状态，直到有源层压板75 施加到载体PCB为止。
可以预期，有源层压板75将被提供为巻或片。在实施例中，有 源层压板75被提供给板装配工，其将有源层压板切割或分成适当的 大小和形状并将所切割的有源层压板形状应用于刚性或半刚性载体 PCB。之后，装配工将表面安装元件放在所得到的组件上或将所述组 件运到终端用户进行最后组装。
现在参考图16，在实施例中，电元件层被施加到VVM层100。在 此， 一层电阻材料16经层压、压縮、粘附及其任何组合或其它适当 的方法施加到VVM层100。在图16中示出了采用有源层压板75和一 层电阻材料16的组件80。电阻材料16，在实施例中，其为与上述相 同的材料16，施加到VVM层100上与导电箔72相对的那一侧。之后， 导电区74和76施加到电阻材料16。导电区74和76可以是导电迹 线、导电焊点、导电箔等。在实施例中，导电层施加在电阻材料16 上的大面积上。之后，导电材料在不需要其的区域被蚀刻掉。
通道78穿过VVM100和电阻材料16形成。导电区74延伸穿过通 道78并接触导电箔72。在正常条件下导电区76由电阻材料连到导 电区74或导电箔72，因为VVM层100在正常情况下处于高阻抗状态。 然而，'当沿导电区76出现ESD事件时，VVM层100切换到低阻抗状 态并使ESD能量能跨VVM层100分流到导电箔72。在实施例中，导 电箔72为地或屏蔽导体。
VVM层100的厚度形成VVM间隙。VVM间隙距离为Z向间隙，其 垂直于导电区76和导电箔72延伸。如前所述，配置VVM间隙厚度使 得沿导电区76出现的ESD事件被适当地分流从而远离电元件，如电 阻材料16。 VVM层100和电阻器16为内部的层和元件或被嵌入，从 而节约组件80上的外部板空间以用于其它电元件。应意识到，组件 80包括与上面所示相类似的并联电路。 . VVM层100和电阻器材料16延伸，使得衬底和电阻器材料可按 需在组件80的不同区域重复使用。导电箔72提供地或屏蔽平面，其 除电阻器材料16外还将表面安装和通孔元件接地。
组件80可以是分立器件或分立器件的一部分或足够大以接收和 支持多个表面安装或通孔电元件。组件80结构可或者或另外与嵌入 电容材料18或其它类型的电学材料或器件一起使用。
现在参考图17和18，采用本发明有源层压板75和嵌入电元件 的PCB的另一实施例图示为组件90。在实施例中，与上述相同的电 阻材料16施加到VVM层100上与导电箔72相对的那一侧。之后，导 电区74和76经在此所述的任何方法施加到电阻材料16。绝缘层施 加在VVM层100和导电箔72的下面。之后，接地平面84施加在绝缘 层82的下面。通道78穿过导电箔72、绝缘层82和接地平面84形 成。通道78被电镀，使得导电箔72与接地平面84电连通。
在正常条件下导电区74和76不相互电连通或与导电箔72'电连 通，因为WM层100在正常情况下处于高阻抗状态。然而，当沿导电 区74或76出现ESD事件时，WM层100切换到低阻抗状态并使ESD 能量能跨VM层100分流到导电箔72、-电镀通道78和地或屏蔽平面 84。
再次地，VVM层100的厚度形成VVM间隙。VVM间隙距离为Z向 间隙，其垂直于共面导电区74和76及导电箔72延伸。如前所述， 配置VVM间隙厚度使得沿导电区74或76出现的ESD事件被适当地分 流从而远离电元件，如电阻材料16。 VVM层100和电阻器16为内部 的层和元件或被嵌入，从而节约组件90上的外部板空间以用于其它 电元件或降低组件90所需的大小。应意识到，组件90包括与上面所 示相类似的并联电路。
VVM层100和电阻器材料16延伸，使得衬底和电阻器材料可按 需在组件90的不同区域重复使用。组件90可以是分立器件或分立器 件的一部分或足够大以接收和支持多个表面安装或通孔电元件。导电 层84提供地或屏蔽平面，其除电阻器材料16外还将表面安装和通孔
元件接地。组件90结构可或者或另外与嵌入电容材料18或其它类型 的电学材料或器件一起使用。
在实施例中，导电箔72、绝缘层82和接地平面84被形成为子 组件。之后，通道78穿过子组件形成。通道78及在此所述的任何通 道可通过机械、激光打孔或蚀刻方法形成。之后，具有通道78的子 组件与VVM层100结合，其可以也可不包括电阻器材料16和/或导电 区74和76。在子组件和衬底75结合之后，可施加任何电阻器材料 16和导电区74及76。在实施例中，通道78在将接地平面84'施加到 绝缘层82的同一过程期间金属化。
图17示出了单一电阻器16及导电区74、 76组件。组件90也可 提供多个这样的组件或包括不同类型电元件的其它组件。
现在参考图19，采用本发明有源层压板75和嵌入电容器的PCB 的--实施例图示为组件105。在实施例中，与上述相同的电容材料18 施加到VVM层100上与导电箔72相对的那一侧。电容材料层18经层 压、压縮、粘附及其任何组合或其它适当的方法施加到VVM层IOO。
电容偏板92和94经在此所述的任何方法置于龟容材料18的两' 侧。电容偏板92位于VVM层100和电容材料18之间。绝缘层82施 加在电容材料18和电容偏板94的下面。下面的导电层96位于绝缘 层82的与电容材料18相对的那一侧上。或导电箔72或下面的导电 层96是地或屏蔽平面。
通道78穿过VVM层100形成并被电镀，使得导电箔72与接触电 容材料18的电容偏板92电连接。通道88穿过衬底82形成并被电镀， 使得导电层96与接触电容材料18的电容偏板94电连接。通道98穿 过分开的上部导电层74、 VVM层IOO、电容材料18、衬底82和下面 导电层96形成。通道98被电镀使得导电层74与下面的导电层96电 连接。间隙30位于导电箔72和导电层74之间。
在正常条件下导电层72和74不相互电连通，因为VVM层100在 正常情况下处于高阻抗状态。然而，当沿导电区72 (或电容偏板92) 出现ESD事件时，VVM层100切换到低阻抗状态并使ESD能量能跨VVM
层100和间隙30分流到导电层74。电镀的通道98使分流的能量能 消散到下面的导电层96，其可以是地或屏蔽平面。
如前所述，配置VVM间隙30的宽度使得沿导电区72出现的ESD 事件被适当地分流从而远离电元件，如电介质材料18。间隙30提供 VVM层的X-Y应用，其中间隙的宽度平行于导电区72和74的平面的 方向。或者，VVM层100的厚度形成VVM间隙。这样，VVM间隙距离 为Z向间隙，其垂直于共面导电区72和74延伸。
VVM层100和电介质材料18为内部的层和材料或被嵌入，从而 节约组件105上的外部板空间以用于其它电元件或降低组件105所需 的大小。应意识到，组件105包括与上面所示相类似的并联电路。
VVM层100和电容器材料18延伸，使得衬底和电容器材料可按 需在组件105的不同区域重复使用。组件105可以是分立器件或分立 器件的一部分或足够大以接收和支持多个表面安装或通孔电元件。组 件105结构可或者或另外与嵌入电阻材料16或其它类型的电学材料 或器件一起使用。
在实施例中，层100被形成为具有通道78。导电区72和74施 加到WM层100的一侧，而电容偏板92施加到VVM层100的另一侧。 绝缘衬底82被形成为具有通道88。导电区施加到绝缘衬底82的一 侧，而电容偏板94施加到绝缘衬底82的另一侧。电介质材料18施 加到下述之一 (i) VVM层100和电容偏板92，或(ii)绝缘衬底82 和电容偏板94。 VVM层100子组件与绝缘衬底82子组件结合。之后， 在实施例中，通道98穿过结合后的组件形成并分开电镀。在另一实 施例中，通道98在施加至少一导电区72、 74和96的同一过程期间 电镀。
在另一可选实施例中，绝缘衬底82用第二 VVM层100代替(VVM 层和导电箔96形成第二有源层压板75)。这样，第二间隙可置于箔 96和电镀通道98之间。当出现ESD事件时，浪涌能量从电介质18 分流、通过第二 VVM层100到电镀通道98。
在另一可选实施例中，通道98达到内部接地平面。在此，通道
98可与上导电层92和下导电层96之一或二者绝缘。
现在参考图20和21,采用有源层压板75与多个数据线102 (统 指数据线102a到102h等)结合的PCB的另一实施例图示为组件110。 导电数据线或迹线102施加到VVM层100的与有源层压板75的导电 箔72相对的那一侧。电元件103 (以虚线示出)可与一个或多个迹 线102电连接。
绝缘层82施加在VVM层100和导电箔72的下面。之后，接地平 面84施加在绝缘层82的下面。通道78穿过WM层100、导电箔72、 绝缘层82和接地平面84形成。通道78被电镀使得导电箔72与接地 平面84电连通。在实施例中，通道78位于VVM层IOO的下面并电连 接到导电箔72和接地平面84。
在正常条件下，数据线或迹线102和元件103不与导电箔72或 电镀通道78电连通，因为VVM层100在正常情况下处于高阻抗状态。 然而，当沿任一或多个数据线102出现ESD事件时，VVM层100切换 到低阻抗状态并使ESD能量能跨V賜层100分流到导电箔72、电镀 通道78和地或屏蔽平面84，从而保护迹线102和元件103。
再次地，WM层100的厚度形成VVM间隙。VVM间隙距离是Z向 间隙，其垂直于共面导电迹线或数据线102延伸。如前所述，配置 VVM间隙厚度使得沿任一数据线102出现的ESD事件被适当地分流从 而远离每一数据线。在此，间隙或WM层100的厚度应小于任两数据 线之间的距离X。这样的结构确保沿任一数据线的瞬态威胁沿最低电 阻路径从过载数据线穿过WM层而到导电平面72，而不是到相邻的 数据线。
VVM层100为内部的层或被嵌入，从而节约组件110上的外部板 空间以用于其它电元件或降低组件IIO所需的大小。应意识到，组件 110包括与上面所示相类似的并联电路。
VVM层100延伸，使得如图所示的衬底可按需重复用于多个不同 的数据线102。组件110可以是分立器件或分立器件的一部分或足够
大以接收和支持多个表面安装或通孔电元件。导电层84除了上面所' 示的嵌入元件16和/或18以外还提供使表面安装数据线接地的地或 屏蔽平面。
在实施例中，VVM层100、导电箔72、绝缘层82和接地平面84 形成为组件。之后，通道78穿过组件形成。在实施例中，通道78在 将接地平面84施加到绝缘层82的同一过程期间金属化。
应该理解，对本领域那些技术人员而言，对在此描述的优选实施 例进行各种变化和修改是很显然的。可进行这样的变化和修改而不脱 离本发明的精神和范围且不减少其伴随的优点。因此，这样的变化和 修改由所附权利要求覆盖。
权利要求
1、电压可变材料(VVM)结构，包括第一和第二绝缘层；放在第一和第二绝缘层之间的电元件；与所述电元件电连通的第一和第二导体，所述导体在第一和第二绝缘层之间延伸；形成于第一和第二导体之间的间隙；及跨间隙置放的一些VVM，使其与第一和第二电极电连通，VVM用于在出现静电放电事件时提供保护。
2、 根据权利要求l的VVM结构，其中电元件为选自下组的至少 一类型电阻器、电容器、电感器、变压器、半导器件、绝缘体、导 体、集成电路，并被构造为薄膜。
3、 根据权利要求1的VVM结构，其中绝缘材料为选自下组的类 型FR-4、环氧树脂、陶瓷、玻璃、聚合物及其组合。
4、 根据权利要求l的VVM结构，其中电元件(i)使第一和第二 导体分开以形成间隙，VVM跨所述间隙置放；或(ii)使第一和第二 导体分开以形成间隙，VVM跨第一和第二绝缘层之一中形成的通道及 其中置放。
5、 根据权利要求1的VVM结构，其中通道形成在绝缘材料中， 通道形成间隙，VVM跨间隙置放及放于其中。
6、 根据权利要求5的VVM结构，其中绝缘材料为第一和第二绝 缘层之一。
7、 根据权利要求1的VVM结构，其中VVM跨间隙置放并放于其 中，至少填充一部分间隙。
8、 根据权利要求1的VVM结构，其中第一或第二绝缘层中至少 之一具有大于1平方英寸的表面积。
9、 根据权利要求1的VVM结构，其包括位于第一和第二绝缘层 之间的第三绝缘层，第一导体的至少一部分位于第一和第三绝缘层之 间，及第二导体的至少一部分位于第二和第三绝缘层之间。
10、 根据权利要求9的VVM结构，其中(i)第三绝缘层确定通道，VVM跨所述通道置放并放于其中；或(ii)第一导体延伸在第二和第三绝缘层之间，电元件与第二和第三绝缘层之间的第一和第二导体电连通。
11、 根据权利要求l的VVM结构，其中间隙为由第一绝缘层确定 的通道，所述通道延伸穿过第一绝缘层的外表面，VVM跨所述通道置 放并填充至少部分通道。
12、 根据权利要求11的VVM结构，其中第一和第二导体之一沿 外表面延伸以与VVM电连通。
13、 根据权利要求1的VVM结构，其中至少第一电极延伸穿过第 一和第二绝缘层之一并沿第一或第二绝缘层的外表面延伸。
14、 根据权利要求13的VVM结构，其中(i)第一电极沿外表面 与VVM电连通；或(ii) VVM放在第一或第二导体之间。
15、 电压可变材料(VVM)结构，包括 第一和第二绝缘层； 放在第一和第二绝缘层之间的电元件；与所述电元件电连通的第一和第二导体，所述导体在第一和第二 绝缘层之间延伸；及一些接触第一或第二导体并与所述电元件并联电连通的VVM， VVM用于在出现放电事件时提供保护。
16、 根据权利要求15的VVM结构，其中VVM放在第一或第二导 体之间。
17、 根据权利要求15的VVM结构，其包括由第一或第二导体形 成的间隙，VVM跨间隙置放并放于间隙中。
18、 电压可变材料(VVM)结构，包括 第一和第二绝缘层； 放在第一和第二绝缘层之间的电元件；与所述电元件电连通的第一和第二导体，第一导体延伸穿过第一 绝缘层以与电元件连通；及 一些接触第一或第二导体并与所述电元件并联电连通的VVM，VVM用于在出现放电事件时提供保护。
19、 根据权利要求18的VVM结构，其中第二导体延伸穿过第一 和第二绝缘层之一。
20、 根据权利要求18的VVM结构，其中第一和第二导体中至少 之一 (i)延伸穿过绝缘层之一；或(ii)沿绝缘层之一的外表面延 伸。
21、 根据权利要求18的VVM结构，其包括第三绝缘层，第一导 体延伸在第一和第三绝缘层之间。
22、 根据权利要求21的VVM结构，其包括第四绝缘层，第二导 体延伸在第二和第四绝缘层之间。
23、 根据权利要求21的VVM结构，其中导体中至少之一 (i)延 伸在第一和第二绝缘层之间；(ii)延伸在第一和第三及第一和第二 绝缘层之间；或(iii)沿第一和第二绝缘体之一的外表面延伸。
24、 电压可变材料(VVM)结构，包括具有厚度的层，所述层包括VVM， VVM提供保护从而免遭静电放 电事件的影响；接触所述层的至少一部分表面的材料，所述材料执行电学功能； 与所述材料电连通的第一导体； 与所述材料电连通的第二导体；及其包括第一和第二导体之间的间隙，所述层的厚度小于第一和第 二导体之间的间隙。
25、 根据权利要求24的VVM结构，其中电学功能为电阻功能、 电容功能、电感功能、半导功能、绝缘功能、集成电路功能或电容功 能。
26、 根据权利要求24的VVM结构，其中所述表面为第一表面， 及其包括WM层的第二表面，导电层接触VVM层的第二表面的至少一 部分，及其中第一导体与导电层电连通。
27、 根据权利要求26的VVM结构，其中第一导体通过VVM层中 形成的通道与导电层电连通。
28、 根据权利要求26的VVM结构，其包括与导电层的至少一部 分接触的绝缘层。
29、 根据权利要求28的VVM结构，其中绝缘层也与层压板接触。
30、 根据权利要求28的VVM结构，其包括接触绝缘层的接地平 面，所述接地平面与VVM层电连通。
31、 根据权利要求30的VVM结构，其中接地平面通过绝缘层中 形成的通道与VVM层连通。
32、 根据权利要求24的VVM结构，其中WM层具有大于1平方 英寸的表面积。
33、 根据权利要求24的VVM结构，其中VVM层为第一 VVM层， 及其包括第二VVM层，第一VVM层接触所述材料的第一侧，第二WM 层接触所述材料的第二侧的至少一部分。
34、 根据权利要求33的VVM结构，其中第一和第二导体中至少 之一通过第一和第二 VVM层至少之一中形成的通道与所述材料电连 通。
35、 电压可变材料(WM)结构，包括 执行电学功能的材料；VVM层，VVM层提供保护从而免遭静电放电事件的影响，VVM层 的至少一部分与所述材料的第一侧接触；及导电层，导电层的至少一部分与所述材料的第二侧电接触。
36、 根据权利要求35的VVM结构，其包括至少半刚性层，至少 半刚性层的至少一部分与VVM层或导电层接触。
37、 根据权利要求36的VVM结构，其包括与VVM层接触的第一 导体和与至少半刚性层接触的第二导体，第一和第二导体之一为地或屏蔽导体。
38、 根据权利要求35的VVM结构，其中电学功能为电阻功能、 电容功能、电感功能、半导功能、绝缘功能、集成电路功能或电容功 能。
39、 根据权利要求35的VVM结构，其包括穿过VVM层形成的通 道，所述通道使位于VVM层相对侧上的导体之间能电连通。
40、 电压可变材料(VVM)结构，包括 导电层；及VVM层，VVM层以半固化状态施加到导电层，使得当需要支撑衬 底时VVM层可被固化。
41、 经权利要求40的VVM结构产生的产品，所述产品包括至少 下述之一 (i)从导电层形成的多个电迹线，及(ii)电连接到导电 层的电元件，VVM层中的VVM在发生静电放电事件时对至少下述之一 提供保护(i)迹线，及(ii)电元件。
全文摘要
本发明提供了包括嵌入电元件(18)和嵌入电压可变材料或VVM(10)的电路。嵌入的VVM(10)提供为电压可变衬底，其与嵌入的电元件(18)如嵌入的电阻材料或嵌入的电容材料结合使用。
文档编号H01C7/10GK101116155SQ200680002008
公开日2008年1月30日 申请日期2006年1月10日 优先权日2005年1月10日
发明者图沙尔·维亚斯, 斯蒂芬·惠特尼, 纳撒尼尔·梅尔克林, 蒂莫西·帕赫拉 申请人:力特保险丝有限公司