包含垂直退耦电容器的半导体器件的制作方法

专利名称：包含垂直退耦电容器的半导体器件的制作方法
技术领域：
本发明大体上系有关于制造集成电路的领域，而且，更特别的是，关于包括场效晶体管(例如MOS晶体管)及用于降低开关噪声(switching noise)的退耦电容器的半导体器件的形成。
背景技术：
现代的集成电路中，在单芯片面积上形成大量的个别电路组件， 例如呈CMOS、 NMOS、 PMOS组件形式的场效晶体管、电阻器及电 容器等。典型地，这些电路组件的特征尺寸随着每个新电路时代的导 入而不断地减小，以便提供就速度及/或电力消耗而言具有改良效能程 度的目前可取得的集成电路。晶体管尺寸的减小对于不断地改良复杂 集成电路(例如CPU)的器件效能而言系重要的方面。该尺寸的减小通常 导致提高的开关速度，藉以增进讯号处理效能，还有个别晶体管的动 态电力消耗。也就是说，由于减短的开关时间期间，使得瞬时电流 (transient current),从逻辑低至逻辑高开关CMOS晶体管组件时，显著 地降低。另一方面，特征尺寸(例如在深次微米型(regime)的晶体管组件的信 道长度)的减小必然伴随可能局部地抵消改良的开关效能所得到的优点 的多数议题。举例来说，降低晶体管组件的信道长度需要降低栅极绝 缘层的厚度，以维持栅极电极(gate dectrode)对信道区域够高的电容耦 合，以便适当地控制施加控制电压于栅极电极时所建立的导电信道的 形成。对于高度先进的器件，目前具有O.l微米Oim)或又更小的信道长 度的特征，栅极绝缘层(典型地包含二氧化硅，为的是二氧化硅与底下 的信道区域之间的界面具有优异且众所周知的特性)的厚度在1.5至3 奈米(nm)或又更小的等级。对于此量等级的栅极电介质，结果成为， 总共，通过薄栅极电介质的泄漏电流可能变成相当于瞬时电流，因为 当该栅极电介质厚度线性地降低时该泄漏电流将递升(exponentially rise》除了大数目的晶体管组件之外，经常在用于多数目的(例如用于耦 合)的集成电路中形成多数被动电容器。对于降低快速开关晶体管的开 关噪声而言，集成电路中的退耦系重要的方面，因为退耦电容器可在 电路的特定点提供能量，例如在快速开关晶体管的位置，并且藉此降 低电压变化，否则其可能不当地影响该晶体管所示的逻辑状态。因为 这些电容器通常都形成于主动半导体区域中或上，所以退耦电容器耗 用相当大的晶粒面积。典型地，这些电容器系以平面式配置形成于主 动半导体区域上，其作为第一电容器电极。电容器电介质在制造场效 晶体管的栅极绝缘层的工艺期间形成，其中栅极材料通常与栅极电极 结构一起被图案化，以作为第二电容器电极。藉此，除了晶粒面积的 显著耗用以外，需要高电容退耦组件的器件中可能会遭遇到增加的泄 漏电流，藉以显著地促成总静态泄漏损耗(total static leakage consumption),因此，促成集成电路的总电力消耗。对于先进的应用， 就电力消耗及/或热管理来说，可能无法接受大量的静态电力消耗，因 此，通常可使用所谓的双栅极氧化物处理以增加电容器的介质层的厚 度'，藉以降低这些组件的泄漏电流。参照图la至lc，现在将说明用于形成半导体器件的典型先前技艺 工艺流程，该半导体器件包含具有中等泄漏电流的高电容退耦电容器。 图la概略地显示在特定制造阶段的半导体器件100的断面图。该半导 体器件100包含基片101，举例来说硅基片，该基片101包括用于容纳 晶体管组件的第一半导体区域130及用于容纳具高电容的退耦电容器 的第二半导体区域120。由此，半导体区域120可，相对于半导体区域 130，占据该器件100的功能块(functionalblock)的重要部分。藉由分别 的隔离结构102包围该第一及第二半导体区域130、 120。藉由可包含 光阻剂的掩模层103覆盖该第一半导体区域130及部分地该对应的隔 离结构102。该第二半导体区域120包含具有离子注入(如105所示)所 造成的严重晶格损坏的表面部分104。如图la所描叙的用于形成半导体器件的典型工艺流程包括用于定 义隔离结构102的先进的光微影(photolithogmphy)和蚀刻技术，接着为 另外光微影步骤以图案化阻剂掩模103。由于这些工艺技术于此技艺中
为众所周知的，故省略了其详细的说明。后继地，利用任何适当的离 子，例如硅、氩及氙等，来进行离子注入105，其中选择剂量及能量以 在该部分104中产生严重的晶格损坏，藉以在后继将进行的氧化工艺 期间显著地改变该部分104的扩散行为。图lb概略地显示在进步制造阶段中的半导体器件100。在该第一 半导体区域130上形成第一介质层131，实质上包含二氧化硅并且具有 第一厚度132。在该第二半导体区域120上形成第二介质层121，具有 第二厚度122并且包含与第一介质层131相同的材料。该第一与第二 介质层131与121系藉由在高温炉工艺中传统氧化作用、或藉由快速 热氧化工艺而形成。由于该表面部分104的严重晶格损坏，与具有实 质上未受干扰的结晶度(crystallinity)的硅部分(例如该第一半导体区域 130的表面区域)相比，显著地增进了在此表面部分104中的氧扩散。 结果，与该第一半导体区域130的生长速率相比，提高了在该第二半 导体区域120中及上的氧化物生长，使得就该第一介质层131的厚度 在1至5奈米的等级来说，该第一厚度132与该第二厚度122相差将 近0.2至1.0奈米。图lc概略地显示在另一进步制造阶段中的半导体器件100，其中 在该第二半导体区域120中及上形成退耦电容器140，并且在该第一半 导体区域130中及上形成场效晶体管150。该晶体管组件150包含栅极 电极133，其包括，举例来说，高度掺杂的多晶硅及金属硅化物部分 135。再者，毗邻该栅极电极133的侧壁形成侧壁间隔物134。在该第 一半导体区域130中形成栅极及漏极区域136，各包括金属硅化物部分 135。电容器140包含导电电极123，该导电电极123包含与该栅极电 极133相同的材料并且形成于该第二介质层121上。该电极123代表 该电容器140的第一电极。该电容器电极123包括金属硅化物部分125 并且被侧壁间隔物组件124包围。用于形成晶体管组件150及电容器140的典型工艺流程可包括下 列步骤。多晶硅层可如第图lb所示般沉积在该器件上并且可藉由众所 周知的光微影及蚀刻技术被图案化以于共同工艺中产生电容器电极 123及栅极电极133。后继地，藉由离子注入形成该漏极及栅极区域 136，其中断续地形成侧壁间隔物134及侧壁间隔物124，使得侧壁间 隔物134可作为注入掩模而适当地决定漏极及栅极区域136的掺杂剂 浓度。之后，可藉由沉积耐火(refractory)金属并且引起该金属与该电容 器电极123的下方多晶硅、该栅极133与该漏极及栅极区域136中的 硅之间的化学反应而形成金属硅化物部分125与135。从第图lc明白可知，与经最适化以提供该晶体管150所需的动态 效能的具有第二厚度132的较薄第一介质层131所造成的对应泄漏速 率相比，含有具增加厚度122的第二介质层121的电容器140将显示 降低的泄漏电流速率。尽管可用上述的传统方法得到该电容器140的 显著改良的泄漏速率，但仍有一个决定性的缺点为显著降低的电容器 140每单位面积的电容(由于该第二介质层121的增加的厚度)。由此， 就增进退耦效应所需的指定的希望的电荷储存容量而言，该电容器140 需要又更扩大的面积。该传统技艺方法的另一缺点为需要高温氧化工 艺以供形成该第一与第二介质层131与121，所以此工艺系统不可与用 于形成极薄栅极电介质的替代性解决方法(例如用于形成超薄栅极绝缘 层的进步沉积方法)兼容。再者，上述的工艺流程导致高度不均匀的图 案密度，亦即，代表，例如，该电容器140，的具有增加尺寸的区域系 位于微小区域(例如该晶体管150)的附近，这可能危及(compromise)用' 于形成高度关键的栅极电极，例如该栅极电极133，的图案化工艺。就上述的情况来看，需要能形成电容器，而避免或至少降低以上 确认的一个或更多个问题的影响，的改良技术。发明内容下述者表示为了提供本发明某些方面的基本了解的本发明的简要 概要。此概要并非本发明详尽的综述。其并非试图确认本发明的关键 或重要组件、或描叙本发明的范围。其唯一的目的在于以简化的形式 表示某些概念，当作后文讨论的更详细说明的开头。大体上，本发明系有关于一种半导体器件及一种对应的制造方法，其中可节省芯片面积并且可因此用于其它电路，其中以三维或垂直的 配置形成具有高电荷载体储存能力的电容器，例如退耦电容器。藉由 提供三维的配置，可降低用于指定的目标电容的宝贵芯片面积的「二 维消耗(two-dimensional consumption)」，或可显著地提高特定晶粒区域 内的退耦电容而不需额外的晶粒面积。再者，在逻辑电路(例如CPU) 中提供三维电容器配置亦可在设计该电容器时提供增进的弹性，其中 可将器件特定及工艺特定的要求，例如改良的图案密度均匀性等，纳 入考量。根据本发明的一例示性具体例， 一种半导体器件包含至少一个晶 体管组件及具有非平面式配置的退耦电容器，其中该退耦电容器系连 接至该至少一个晶体管组件。根据本发明另一例示性具体例， 一种方法包含在半导体层中及上形成多数晶体管组件，其中该多数晶体管组件定义算术单元(arithmetic unit)。再者，该方法包含在该半导体层中形成凹部，及在该凹部中形 成电容器。


本发明可参照上述说明与所附的图式一起而获得了解，其中类似的组件符号识别类似的组件，而且其中图la至lc概略地显示传统半导体器件的断面图，该半导体器件包括传统平面式配置的电路及退耦电容器，因而需要相当大量的晶粒面积；图2a及2c概略地显示半导体器件的断面图，该半导体器件包括 根据本发明的例示性具体例的非平面式配置的电路及退耦电容器； 图2b概略地显示图2a的器件的顶视图；图3a至3e概略地显示半导体器件的断面图，该半导体器件包括 根据本发明的例示性具体例的不同制造阶段期间的电路及退耦电容 器，其中于与传统栅极图案化工艺实质上兼容的工艺中形成该退耦电容器的三维配置；图4a至4b分别概略地显示退耦电容器与沟槽隔离结构的断面图 及顶视图，彼等系根据本发明的另外的例示性具体例于共同制造工艺 中形成；及图5概略地显示SOI器件的断面图，其中根据本发明的又另外的 例示性具体例，退耦电容器延伸通过埋入式绝缘层。
具体实施方式
以下说明本发明的例示性具体例。为求清晰起见，本说明书中将 不说明实际实施的所有特征。当然咸明白在任何此类实际具体例开发 的过程中，都必须做出许多实施特有的决定以达到开发者的特定目标， 例如遵循系统相关与商业相关的限制，彼等将随着不同的实施方式而 变化。再者，咸明白此等开发的努力可能复杂而且耗时，尽管如此仍 为获益于本揭示内容的普通熟悉此技艺者日常的工作。现在本发明将参照后附的图式作说明。该等图式中概略地描叙不 同的结构、系统及器件只为了达到说明的目的，以便不致混淆本发明 与熟于此艺的士众所周知的细节。尽管如此，包括所附图式系为了说 明并且解释本发明的例示性具体例。要了解并且解释本文所用的单字 及词组具有与熟于相关技艺者所了解那些单字及词组一致的意义。本 文的术语或词组的一致使用并无意图暗示术语或词组有特殊的定义， 亦即，与熟于此技艺者所了解的普通及惯用意义不同的定义。至此若 术语或词组意图具有特殊的意义，亦即，熟于此技艺者所了解以外的 意义，此特殊定义将以直接且明白地提供该术语或词组的特殊定义的 定义方式在说明书中作特别地说明。大体上，本发明思量三维或垂直排列的具有高电荷载体储存能力的电容器的形成，在特定的具体例中其代表退耦电容器，其为降低高效能半导体器件(例如CPU、 ASIC或包括涉及许多开关活动的进步逻 辑电路的任何其它电路)中的开关噪声所需。退耦电容器的三维或非平 面式配置可显著地降低平面式配置的传统退耦电容器所占用的水平面 积，此在高度縮小(scaled)栅极电极结构的图案化中可能伴随显著的困 难，因为晶粒区域内产生极不均匀的图案密度，因而也会影响关键的 蚀刻及光微影工艺的均匀性，这是起因于这些工艺的图案相依 (pattern-dependent)，于为。参照随附的图式，现在将更详细地说明本发明另外的例示性具体 例。图2a概略地显示在进步制造阶段中的半导体器件200的断面图。 该半导体器件200包含基片201，该基片201可以任何适当基片的形式 提供，例如硅体基片(siliconbulksubstrate)、绝缘体上覆硅(silicon-on-insulator， SOI)基片、或适合在其上形成实质上结晶半导体层210的任
何其它半导性(semiconductive)或绝缘性载体材料。因为大多数复杂逻 辑电路，例如CPU、 ASIC及其它包括复杂逻辑电路的器件，现在都以 硅为基础制造，所以该半导体层210可表示硅层或基于硅的层，该基 于硅的层可包括例如锗及碳等的其它材料。典型地，该半导体层210 包含适当的掺杂剂浓度，其可于垂直及横向方向局部地变化。该半导体器件200可还包括第一晶粒区域230，包含多数晶体管组 件250，其可形成算术单元，例如CPU等。该器件200可还包含第二 晶粒区域220，其包含具有高电荷载体储存能力的电容器240。在一个 特定的具体例中，如同包括快速开关逻辑电路的进步半导体器件中经 常所需者，该电容器240表示退耦电容器。在一个例示性具体例中， 该电容器240可表示多数电容器组件240a、 240b、 240c、 240d，彼等 可以配置为个别电容器，然而，在其它的具体例中，该电容器240可 包含组件240a、 240b、 240c、 240d，作为共同形成该电容器240的电 容器组件。该电容器240，亦即，在所示的具体例中，该等个别的组件 240a、 240b、 240c、 240d，包含第一或内部电极241 ，其可由任何适当 的导电性材料(例如掺杂的多晶硅、金属硅化物及金属等)形成。再者，提供各自的介质层242，其电性地并实体地隔离该内部电极 241与外部电极243，其中，在某些具体例中，该外部电极243可藉由 环绕该介质层242的半导体层210的材料来表示。在其它的具体例中， 该外部电极243可由相较于该层210的半导体材料具有增进的导电性 的材料形成，其中该增进的导电性可藉由提高的掺杂剂浓度及/或适当 的材料等来提供。举例来说，该外部电极243可包含高度掺杂的多晶 硅、金属硅化物及金属等。该介质层242，其有效地决定，除了该电容 器240的整体电极表面积以外，所获得的电容，可具有适当的相对电 容率(permittivity)及厚度，而导致(结合总电容器面积)希望的目标电容。 例如，可使用高-k材料，可能的话结合例如二氧化硅、氧氮化硅及氮 化硅等的其它标准材料，以获得该内部电极241与该外部电极243之 间的高电容耦合，而仍能提供该层242的适度高厚度，藉以降低该电 容器240的静态泄漏电流。举例来说，可使用高-k材料，例如氧化锆、 硅酸锆、氧化铪、硅酸铪及其组合，其中在某些具体例中，可藉由其 它经完好验证的电介材料，例如氮化硅及二氧化硅等，加边(border)或
包围这些高-k材料中之一者或多者。图2b概略地显示该器件200的顶视图并且说明对于由晶粒区域220内电容器240所占据的指定面积可获得电容的显著增加。明白地， 该电容器240占据如虚线所指的面积。具有占据相同晶粒面积的平面 式配置的退耦电容器的传统器件将导致降低的电容，其显然地亦由分 隔上方及下方电极的材料来决定，如同例如参照图lc中的电容器140 所示及解释的。根据本发明，就用于该介质层242的指定材料及其指 定厚度来说，为求方便起见可假设与图lc中的栅极电介质121相同， 由于非平面式配置，可得到显著增大的电容器面积，而且，藉此，所 得的电容显然较高。藉由改变该介质层242的厚度及其材料组成，与 传统平面式配置相比，可达到又提高的电容及/或显著降低的泄漏电流。 另一方面，就该电容器240的指定目标电容来说，可显著地降低该晶 粒区域220中被耗用的面积，以致该器件200的其它组件可获得更大 的地面空间(floor space)。如图2a或2b图所示的用于形成该器件200的典型工艺流程可包 含下列工艺。根据一个例示性具体例，在形成该电容器240时的高度 弹性系藉由首先形成至少多数晶体管组件250的栅极电极结构251及 后继地形成该电容器240而获得。在此工艺制约中，该等栅极电极251 可根据涉及用于形成具希望厚度及材料组成的栅极绝缘层的进步氧化 及/或沉积方法(recipe)的已广为接受的(we11- established)工艺而形成，以 便符合器件要求。之后，可藉由已广为接受的低压化学气相沉积(CVD) 技术来沉积栅极电极材料层，例如掺杂的多晶硅。后继地，该栅极电 极材料层可藉由先进的光微影及蚀刻技术被图案化，其中可使晶粒区 域220暴露于蚀刻环境，藉以实质上完全移除该晶粒区域220上方的 栅极电极材料。如先前解释的，用于形成栅极电极251的进步图案化 工艺可能由于微负载(micro-loading)效应等而对图案密度敏感，所以蚀 刻及图案化均匀度可取决于仍待形成的电容器240所占据的表面积尺 寸。由此，就指定的希望的退耦电容来说，与传统平面式配置相比， 显著地降低所需的地面空间，而且因此，与传统器件(参见图lc)相比， 显著地降低图案密度的不均匀性，藉以亦改善用于形成栅极电极251 的图案化工艺的整体均匀性。
于栅极电极251形成之后，根据一个例示性具体例，可根据已广 为接受的工艺方法，藉由离子注入，而形成分别的漏极及栅极区域， 以持续该晶体管形成工艺，其中可间断地形成侧壁间隔物以便适当地调整用于个别晶体管250的横向(lateral)掺杂剂分布(profile)。在其它的 具体例中，于栅极电极251形成之后，可中断用于形成晶体管250的 工艺，并且可藉由形成电容器240而持续进行该工艺流程。不论栅极 电极251完成之后已持续进行晶体管形成工艺与否，都可形成适当的 阻剂掩模，其实质上完全地覆盖该晶粒区域230，而提供所需的图案给 该电容器240，亦即，分别的个别电容器组件240a、 240b、 240c、 240d。 以此阻剂掩模为基础，可执行异方性(anisotropic)蚀刻工艺而在该半导 体层210中形成对应的凹部，例如呈沟槽的形式。为达此目的，可使 用类似于由沟槽隔离结构的形成得知的工艺方法。在分别的凹部或沟 槽形成之后，可移除该阻剂掩模，并且可后继地形成外部电极243，例 如藉由保形地(conformally)沉积适当的材料，例如高度掺杂的多晶硅 等。在其它的具体例中，该层210的周围半导体材料可作为该外部电 极243而不需进一步的调处或处理。根据工艺策略，该外部电极243 可根据其它的具体例而形成，以便含有金属。例如，若晶体管组件250 的形成系实质上完成或前进至不需要另外高温工艺的阶段，就可藉由 已广为接受的物理或化学气相沉积技术来沉积金属，例如钨、钴、镍 及钛等，其中该金属本身或其与下方半导体材料的化合物则可作为该 外部电极243。举例来说，若该层210实质上包含硅，就可根据亦可从 栅极电极中的金属硅化物区域及传统晶体管组件的漏极与栅极区域的 形成得知的工艺策略形成对应的金属硅化物。在一个例示性具体例中，可于共同工艺中形成晶体管250及外部 电极243中对应的金属硅化物区域，藉以显著地降低工艺复杂度。之 后，根据先前的工艺流程，可藉由沉积及/或氧化形成该介质层242。 也就是说，若该外部电极243系由该层210的半导体材料或任何其它 的可氧化(oxidizable)材料形成，就可藉由氧化来形成该介质层242，条 件为氧化温度可与晶体管组件250的制造阶段兼容。在其它的例子中， 可藉由已广为接受的物理或化学气相沉积技术来沉积适当的电介材 料。例如，二氧化硅、氮化硅及氧氮化硅等可以众所周知的方法为基 础，藉由电浆强化CVD技术来沉积。在沉积的期间，该介质层242的 厚度可根据器件要求而控制，以便获得该电容器240的希望高电容。 要明白，该介质层242的形成实质上与用于形成栅极电极251的各自 栅极绝缘层的工艺分开，因而可以为该介质层242选择任何希望的厚 度及材料组成。在一个例示性具体例中，该介质层242的沉积可包含相对于用于 该内部电极241的材料展现高蚀刻选择性的蚀刻阻挡层(eteh stop layer) 的沉积，所以任何过量的材料，其可在该电极241的电极材料填入的 期间形成于该晶粒区域230上，都可在后继的选择性蚀刻工艺中可靠 地被移除。在一个例示性具体例中，该内部电极241可藉由沈积高度惨杂的 多晶硅而形成，藉以实质上完全地填满对应的沟槽。之后，可藉由选 择性硅蚀刻而移除过量的材料，其中对应的蚀刻阻挡层可确保该过量 的材料从晶粒区域230及220的可靠移除，而该内部电极241的任何 过度蚀刻都可接受，并且甚至可改善该内部电极241与该外部电极243 之间的电性绝缘的可靠度，因为可能产生该内部电极241的特定凹陷。 之后，可持续进行用于完成该晶体管组件250的进一步处理，并且最 终可形成在该晶粒区域230与该晶粒区域220中的对应接点(contact)， 其中可使用已广为接受的工艺方法结合对应设计的光微影掩模，藉以 建立个别电容器组件240a、 240b、 240c、 240d与多数晶体管组件250 所示的电路之间所需的电性连接。图2c概略地显示用于使退耦电容器240连接到晶体管250所示的 逻辑电路的配线系统(wiring scheme)的例示性实施例。结果，该器件200 可包含多数晶体管接点254，彼等系形成于介质层208中，并且彼等连 接至该多数晶体管250的对应漏极与栅极区域及栅极电极。再者，在 该介质层208内形成电容器接点244，彼等可分别地提供对于该内部电 极241与该外部电极243电性接触。在所示的具体例中，仅说明一个 接点244以供连接至该外部电极243，此可假设为与所有的个别电容器 组件240a、 240b、 240c、 240d接触。在其它的具体例中，可提供用于 多数外部电极243的分别电容器接点。连接至该外部电极243的电容 器接点244也可连接至金属线219，其依序地提供对于该多数晶体管组
件250所示的逻辑电路的电性接触。同样地，该多数内部电极241可 经由分别的接点244连接至一条或更多条金属线209，其依序地提供对 于晶体管组件250所示的电路的特定部分的电性接触，如可能为该电 容器240的退耦功能所需者。应明白，图2c所示的配线系统仅具有例 示性的本质，并且用于连接该电容器240与晶体管组件250所示的电 路的适当节点的任何其它结构都可使用。例如，个别电容器组件240a、 240b、 240c、 240d中的二者或更多者可与晶体管组件250的电路中的 不同节点连接。如先前所注记的，该等晶体管接点254与该等电容器接点244可 根据已广为接受的方法而形成，并且在特定的具体例中，可于共同制 造工艺中形成。为达此目的，可在该晶粒区域230及220上保形地沉 积蚀刻阻挡层(未显示)，接着沉积介质层208，其可接着被研磨或用其 它方式平坦化(若需要高度均匀的表面形貌(topogmphy))。之后，可在 该层208中形成对应的开口，然后可蚀刻穿过该蚀刻阻挡层以提供对 于分别的半导体区域的接触。之后，可将适当的导电性材料填入该等 开口，藉以形成该等晶体管接点254及该等电容器接点244。之后，可 根据用于形成半导体器件的金属化层的已广为接受的技术形成金属线 219及209。在该等金属线219及209形成的期间，彼等系嵌入于适当的中间 层电介材料中，典型地以电浆环境为基础执行异方性蚀刻技术，其期 间可能会见到电浆所引致的损坏。特别是，就具有100奈米及又更小 的最小特征尺寸的高度进步的半导体器件来说，该等金属线219及209 可包含铜或铜合金，藉以由于与沉积及蚀刻相关的铜的特有特性而需 要特定的策略。举例来说，就基于铜的金属化层来说，经常都使用所 谓的金属镶嵌(damascene)方法，其中中间层电介材料系沉积并且图案 化以容纳导孔(via)及沟槽，然后用铜或铜合金后继地填充。在该图案 化工艺的期间，经常会见到电浆引致的芯片损坏，特别是在关键的导 孔蚀刻工艺期间。咸相信，显著的芯片电弧(arcing)及芯片充电效应的 一个原因系由下方层的过度导电区域造成，彼等可能在电浆辅助蚀刻 工艺的期间引发天线效应(antennaeffect)。根据与传统的平面式配置(参 见图lc)相比该退耦电容器240所占据的显著降低的水平表面积，该天 线效应系显著地降低，藉以亦降低了任何电浆引致损坏的风险，例如 芯片电弧及芯片充电。再参照图2a，要明白，如图2a所示的半导体器件可在其它的具体 例中借着在形成该多数晶体管组件250的前先形成该电容器240而形 成。藉此，可达到用于形成该电容器240的工艺流程与用于形成晶体 管组件250的工艺之间的实质分离，条件为该电容器240可与晶体管 组件250的形成可能需要的任何高温工艺兼容。在一个例示性具体例 中，该电容器240可基于沟槽隔离技术而形成，藉以提供于可与用于 形成晶体管组件250的另外传统工艺流程兼容形式的电容器240。为达 此目的，若该半导体层210的固有导电性视为不适当的话，在任何沟 槽隔离结构形成之前或之后，该电容器240可藉由包括异方性沟槽蚀 刻工艺及后继用于形成该外部电极243(例如呈掺杂多晶硅的形式)的沉 积工艺的工艺流程而形成。之后，该介质层242可藉由氧化及/或沈积 形成以形成二氧化硅、氧氮化硅或氮化硅。之后，该内部电极243可 藉由沉积多晶硅并且藉由对应的蚀刻及化学机械研磨(CMP)技术移除 任何过量的材料而形成。之后，可用标准方法继续该制造工艺以形成 晶体管组件250。接着可亦如上述者继续进行进一步的处理而形成如图 2c所示的器件200。参照图3a至3c，现在将更详细地说明本发明另外的例示性具体例，其中有许多所说明及涉及的工艺步骤也可应用于先前说明的具体例或 后续参照图4a及4b及图5所说明的具体例。在先前说明的具体例中， 用于形成非平面式电容器的制造工艺可完全地在任何晶体管组件形成 之前执行、或可在电极结构形成之后执行。参照图3a至3c，说明能藉 由使用至少一些工艺步骤(彼等亦运用于栅极电极结构的形成)而形成 非平面式退耦电容器的工艺策略。在图3a中，半导体器件300包含有半导体层310形成于其上的基 片301。再者，可在该半导体层310中形成沟槽隔离结构302。该沟槽 隔离302可分隔第一晶粒区域330与第二晶粒区域320。再者，在一个 例示性具体例中，可在该半导体层310上形成栅极绝缘层352的第一 部分352a。在此具体例中，要被形成在该第一晶粒区域330中的栅极 绝缘层具有大于该第一部 中，该第一部分352a可不在此制造阶段形成，而且可依照下述说明的 方式来执行用于图案化第二晶粒区域320以供容纳垂直或三维非平面 式退耦电容器的工艺步骤而不需该部分352a。如图3a所示的器件300 可根据涉及先进的光微影、蚀刻、沉积及平坦化技术的已广为接受的 沟槽隔离技术而形成。图3b概略地显示在另外进步制造阶段中的半导体器件300。该器 件300包含蚀刻掩模360，其可以阻剂掩模或任何其它的适当硬质掩模 的形式提供。该蚀刻掩模360包含多数开口 360a、 360b、 360c。在该 半导体层310中形成对应的凹部或开口 345a、 345b、 345c。该等凹部 345a、 345b、 345c可具有沟槽的形式或任何适当的形状，例如，举例 来说，图2a及2b所示者。选择该等凹部345a、 345b、 345c的尺寸及 其数目使得，结合来看，对于仍待形成的电容器电介质的指定材料组 成及层厚度达到所需的电容。该等沟槽可为相同的尺寸或彼等可变化 尺寸。该蚀刻掩模360可藉由已广为接受的光微影技术形成，接着用已 广为接受的异方性蚀刻技术以形成该等凹部345a、 345b、 345c，其中 可使用类似于用于沟槽隔离结构302的形成的工艺方法。也就是说， 端视在该半导体层310上提供栅极绝缘层的第一部分352a与否，使该 第二晶粒区域320中的栅极绝缘层352将被打开(opened)，并且后继地 在高度异方性工艺中蚀刻该半导体材料。之后，可藉由众所周知的湿 式或干式阻剂剥除(strip)技术或任何其它选择性蚀刻工艺移除该阻剂 掩模360，当以硬质掩模的形式提供该蚀刻掩模360时。图3c概略地显示在电容器凹部345a、 345b、 345c内的介质层342 形成期间的半导体器件300。在此工艺期间，如361所示，可增加该第 一部分352a(参见图3b)的厚度以便获得该栅极绝缘层352的最终厚度。 举例来说，该工艺361可表示用于生长具有特定厚度的氧化物的氧化 工艺以便调整凹部345a、 345b、 345c的内部与外部区域，如343所示， 之间的电容耦合，该外部区域作为该退耦电容器完成之后的外部电极。 例如，该介质层342可以具有大约1奈米至数奈米的厚度(取决于器件 需求)的适度薄层的方式提供。应明白，可以适当的方式选择该第一部 分352a的厚度，以获得在该介质层342形成之后该栅极绝缘层352的
目标厚度。在其它的具体例中，当在凹部345a、 345b、 345c形成之前 未形成该第一部分352a时，可于单一共同工艺中形成该栅极绝缘层352 及该介质层342，使得这些层具有实质上相同的特性。图3d概略地显示具有形成于第一与第二晶粒区域330与320上方 的栅极电极材料层351的半导体器件300。该层351可包含高度进步的 CMOS技术中经常使用的掺杂多晶硅。再者，该层351可能由于凹部 345a、 345b、 345c(其系以该层351的材料实质上完全地被填充)的存在 而展现特有的形貌。因此，该层351可沈积成高于该第一晶粒区域330 中将形成的栅极电极结构的目标厚度351t的过量厚度(excess thickness)。该层351可藉由已广为接受的低压CVD技术而形成。之后， 该层351的形貌可藉由CMP而平坦化以实质上获得该目标厚度351t。 接下来，该平坦化的层351可藉由己广为接受的光微影及蚀刻技术图 案化而在该第一晶粒区域330中形成栅极电极结构。在某些具体例中， 可修饰用于该栅极电极结构的图案化工艺以便在凹部345a、345b、345c 上方形成分别的电极结构，藉以愈加提高在该栅极电极结构的图案化 工艺期间所得的图案密度均匀性。再者，在该等对应凹部345a、 345b、 345c上方的电极的图案化可依照建立根据希望的电性配置的个别凹部 345a、 345b、 345c之间的希望电性连接的方式而执行。图3e概略地显示在上述的工艺顺序之后及在任何离子注入工艺及 间隔物形成顺序之后的半导体器件300。由此，该器件300包含多数晶 体管350，为求方便起见，只显示其的一个组件。晶体管350可代表复 杂的逻辑电路，例如算术单元及CPU等。再者，在该第二晶粒区域320 中形成电容器340，其可包含个别的电容器组件340a、 340b、 340c。 该等电容器组件340a、 340b、 340c可具有电极341 ，在某些具体例中， 其可能已经与晶体管350的栅极电极351共同地被图案化。如先前解 释的，该等电极341可以任何适当的方式电性连接，如虚线341a所示 以局部互连件的形式，以提供电容器340的希望的电性配置。结果，该电容器340可藉由已广为接受的工艺技术形成，其中维 持与传统工艺流程的高度兼容性，如参照图la至lc所说明的，而由 于该退耦电容器340的非平面式配置仍能提供显著的优点。再者，在 共同图案化工艺中图案化电极341与栅极电极351显著地增加图案密 度的均匀性，藉以亦将在关键的光微影与蚀刻技术的期间显著地促成增进的工艺控制。再者，局部互连件结构，例如连接件341a，可在栅极图案化工艺的期间形成，藉之以高效率的方式电性连接个别的电容器组件340a、 340b、 340c。更甚者，若基于半导体层310的初始掺杂 浓度而言外部电极343的导电性视为不适当，可用适当剂量及能量执 行对应的离子注入工艺以沿着介质层342的垂直部分设置掺杂剂物种， 而可用对应的阻剂掩模覆盖第一晶粒区域330。参照图4a及4b，现在将说明另外的例示性具体例，其中适当地修 饰沟槽隔离结构的形成以便也形成对应的退耦电容器。图4a概略地显示半导体器件400的断面图，该半导体器件400包 含其上形成有半导体层410的基片401。有关该基片401及该半导体层 410，适用如先前参照该基片201及该层210所说明的相同标准。该器 件400包含在半导体层410中的沟槽隔离结构402及三维退耦电容器 440。在此具体例中，该沟槽隔离结构402与该退耦电容器440，其包 括第一组件440a及第二组件440b，原则上可具有实质上相同的配置。 因此，该沟槽隔离结构402也可视为电容器组件。该隔离结构402与 该等电容器组件440a、 440b，各包含隔离层463，其分隔各自组件的 内部与周围的半导体层410。举例来说，该隔离层463可由二氧化硅及 /或氮化硅及/或氧氮化硅等形成。在任何情况下，该隔离层463系由绝 缘材料形成，所以如先前所说明的，该沟槽隔离结构402的隔离层463 符合，例如，沟槽隔离结构302、 202及102所需的必备的绝缘特性。 再者，该等组件402、 440a、 440b还包含外部电极443、介质层442及 内部电极441。内部及外部电极443、 441可由相同材料或由不同材料， 例如掺杂多晶硅等，而形成。介质层442可包含任何适当的材料，例 如二氧化硅、氮化硅及氧氮化硅，或如以上已作说明的任何高-k材料。 应明白，就电容退耦与泄漏电流而言，介质层442可包含多数材料及/ 或不同层以提供希望的特性。该器件400可还包含栅极绝缘层452及 栅极电极451。在某些具体例中，该等组件402、 440a、 440b中的一者 或多者可包含对应的「电极」结构451c、 451a、 451b，在其它的具体 例中可省略这些电极结构的部分或全部。图4b概略地显示该器件400的顶视图，其中显示电容器组件440a、 440b的例示性配置。应明白，上述包含多数实质上方形组件440a、 440b 的配置仅具有例示性的本质，而且其它的几何配置及形式都可选择。 例如，对于该等电容器组件440a、 440b，可选择实质上矩形的轮廓。 再者，从第4b图显然可见，该沟槽隔离结构402包围该栅极电极451 并且由此定义其中晶体管将形成毗邻于该栅极电极451的区域。如图4a及4b所示的用于形成该器件400的典型工艺流程可包含 下列工艺。首先，可类似于传统沟槽隔离工艺而形成对应的沟槽，然 而其中在某些具体例中，隔离沟槽的尺寸可采遵循该隔离结构402的 希望配置。举例来说，可对应地增加该沟槽宽度以容纳内部及外部电 极441、 443及介质层442以及隔离层463。在某些具体例中，标准隔 离沟槽尺寸可能适于容纳对应的电容器组件。再者，可形成用于该等 组件440a及440b的分别沟槽或凹部，其中彼等的尺寸可不一定要对 应于隔离沟槽的尺寸。举例来说，该沟槽宽度，亦即，在图4a中该等 组件440、 440a、 440b的水平延伸，根据设计的需求可能彼此不同。 不管该等个别组件440、 440a、 440b的尺寸为何，这些组件都可根据 用于形成沟槽隔离结构的已广为接受的方法于共同蚀刻工艺中形成。 之后，可形成隔离层463，例如藉由执行控制的氧化工艺及/或藉由沈 积任何适当的绝缘材料，例如二氧化硅、氧氮化硅及氮化硅等。接下 来，保形地沉积用于外部电极443的材料，例如于高度掺杂的多晶硅 或适于忍受晶体管结构形成可能需要的后继高温工艺的任何其它导电 性材料的形式。接下来，介质层442可藉由氧化及/或沉积而形成，其 中如先前所解释的，可形成多数不同材料或材料层而获得所需的特性。 接下来，可沉积用于该等内部电极441的材料，例如高度掺杂的多晶 硅等，藉以可靠地填充各自沟槽及开口的剩余体积。后继地，可以与 传统沟槽隔离工艺的类似方式藉由蚀刻及/或CMP移除任何过量的材 料。之后，可基于包括高度控制的氧化及/或沉积工艺的已广为接受的 方法形成该栅极绝缘层452。接下来，可藉由沉积栅极电极材料，例如 多晶硅，而形成栅极电极451，接着以传统方法为基础根据先进的光微 影及蚀技术使其图案化。相对于传统技术，用于图案化栅极电极451 的光微影掩模也可供额外的「电极」结构451c、 451a或451b用，其 接着可在图案化工艺的期间提供高度均匀的图案密度。
如图4b可见到的，若有的话，可形成分别的栅极电极结构451a、 451b，使得可有充分空间接触到毗邻分别的结构451a、 451b的内部电 极441。接着可以已上述的相似方式继续进行进一步的处理，亦即，以 该栅极电极451为基础形成完整的晶体管结构。在晶体管接点形成的 期间，也可形成用于该电容器440的对应接点，并且可以参照图2c所 说明的类似方式建立希望的电性配置。应明白，以上所说明的具体例提供实质上完全地分开任何电路组 件的制造工艺与用于形成该电容器440的形成工艺的可能性，而仍维 持与传统工艺流程的高度兼容性。再者，在某些具体例中，该沟槽隔 离结构402可有效地作为退耦电容器，其中在某些具体例中，对应得 到的电容器面积可能足以供退耦的目的用，而在其它的具体例中有提 供额外的电容器组件440a、 440b。又其它的具体例中，该等沟槽隔离 结构402可能未电性接触而无法作为电容组件。也应明白，以上所说 明的具体例亦适用于SOI基片。对于参照图2a至2c及3a至3e所说 明的具体例也是一样。然而，在基于SOI技术的进步半导体器件中， 对应的半导体层只可展现非常小的厚度，例如数十奈米，此可能不当 地限制三维退耦电容器配置所获得的可用电容器面积。在此情况下， 有些具体例中，电容器可形成为延伸超过SOI基片的埋入式绝缘层。图5概略地显示半导体器件500的断面图，该半导体器件500包 含其上方形成有半导体层510的基片501，该半导体层510与该基片 501藉由埋入式绝缘层503分隔。在特定的具体例中，该基片501、该 埋入式绝缘层503及该半导体层510的配置可代表SOI基片。该器件 500还包含包括电容器组件540a、 540b的退耦电容器540。在此制造 阶段中，该等对应的组件540a、 540b代表延伸穿过该半导体层510、 该埋入式绝缘层503并且进入该基片501的凹部。根据该电容器540 的配置，可在该等凹部540a、 540b的内表面上已形成隔离层563，当 该电容器540将以参照第4a及4b图所说明的类似配置形成时。在其 它的具体例中，该等电容器组件540a、 540b可根据参照第2a至2c及 3a至3e图所说明的配置而形成，所以可省略该隔离层563，尤其是若 该等组件540a、 540b系设置于由适当隔离结构所包围的独立晶粒区域 中。在此情况下，该层563可代表电容器组件540a、 540b的外部电极。
该器件500可根据器件及工艺要求以下列方式形成。可执行经完 好验证的异方性蚀刻工艺而蚀刻穿过该半导体层510，其中可改变蚀刻化学以有效地蚀刻穿过该埋入式绝缘层503。之后，可根据适当的蚀刻 化学重新开始沟槽蚀刻工艺而从该基片501移除材料。例如，若该半 导体层510实质上包含硅，而且该基片501代表结晶硅基片，相同的 蚀刻参数就可用于蚀刻穿过该层510并且进入该基片501。达到希望的 深度之后，根据工艺及器件要求，可中止该蚀刻工艺，并且可藉由形 成呈隔离层或外部电极层形式的层563而重新开始进一步的处理。在 某些具体例中，可同样参照图4a及4b所说明的方式实质上进行相同 的工艺策略，其中可将该电容器540的组件中的一者或更多者设计成 沟槽隔离结构，例如结构402。应明白，使对应的隔离结构延伸进入该 基片501可能实质上不会负面地影响该对应沟槽隔离结构的功能。在 其它的具体例中，工艺策略可依循参照图2a至2c及3a至3e所作的说 明，其中可以传统的方式获得单独形成的沟槽隔离结构，而可形成该 等电容器组件540a、 540b以便延伸进入基片501以提供高电容而仍占 据最小量的芯片面积。用于完成该退耦电容器540的进一步处理可依 照以上所说明的方式执行。结果，本发明提供能形成比起传统的平面式配置占据显著降低晶 粒面积的退耦电容器的技术。再者，藉由在复杂逻辑电路中形成三维 的退耦电容器，而提供形成半导体器件的高度弹性，因为在许多具体 例中，电容器电介质的形成与对应栅极绝缘层的形成实质上并无相关。 也就是说，在某些具体例中可就增进的电容器行为(behavior)的观点选 择该电容器电介质的厚度及/或材料组成，而与栅极绝缘层的特性无关。 在其它的具体例中，可将非平面式退耦电容器的形成并入用于形成栅 极电极结构或沟槽隔离结构的传统工艺策略中，藉以显著地降低整体 工艺复杂度，而仍提供显著的优点，例如增进的工艺均匀性及晶粒面 积耗用等。由于电容器耗用的晶粒面积降低，可显著地降低在关键栅 极图案化工艺期间的图案密度的不均匀性，并且在某些具体例中当在 对应的电容器组件上形成对应的电极结构时，可更进一步地降低该不 均匀性。此外，在典型后端工艺(back-endprocess)中，例如在金属化层 形成的期间，所遭遇到的芯片电弧议题，由于退耦电容器所占据的显
著较小的水平晶粒面积的降低天线效应，可显著地减轻(relaxed)。因为本发明可依照对于得益于本文的教示的熟于此艺之士而言显 然可见的不同但等效的方式来修饰并且实行，所以以上所揭示的特定 具休例仅为例示性。举例来说，以上所说明的工艺步骤可依不同的顺序来执行。再者，并不试图限制本文所示的构造或设计细节，而是依 照下述的申请专利范围所作的说明来限制。因此明显地以上所揭示的 特定具体例可被改变或修饰，并且所有此等变化都被视为在本发明的 范围与精神的范畴内。因此，本文所追求的保护如下述申请专利范围 所提出者。尽管本发明易于进行不同的修饰及替代性形态，但是其特定具体 例己藉由图式中的例子的方式显示并且在此详细地加以说明。然而， 必须要了解特定具体例在此的说明并非试图限制本发明于所揭式的特 定形式，而相反地，本发明涵盖落在随附申请专利范围所定义的发明 精神与范围内所有的修饰、等效例及替代例。
权利要求
1.一种半导体器件(200、300、400、500)，包含形成算术单元的多个晶体管组件(250、350)；及具有非平面式配置的退耦电容器(240、340、440、540)，所述退耦电容器(240、340、440、540)连接至所述算术单元。
2. 如权利要求1所述的半导体器件(200、 300、 400、 500 )，其 中所述退耦电容器(240、 34(X 440、 540)包含被非平面式介质层(242、342、 442、 563)分隔的第一电极(241、 341、 441)及第二电极(243、343、 443)，所述第一及第二电极延伸进入半导体层(201、 301、 401、 501、 510)中，在所述半导体层之中或之上形成有至少一个晶体管组 件。
3. 如权利要求1所述的半导体器件(200、 300、 400、 500 )，其 中所述退耦电容器(240、 340、 440、 540)包含两个或多个电容器组 件(240A-D、 340A-C、 402、 440A-B)，各所述电容器组件包含非平面 式介质层部分。
4. 如权利要求1所述的半导体器件(200、 300、 400、 500 )，其 中所述至少一个晶体管组件(250、 350)包含栅极绝缘层(352、 352A), 所述栅极绝缘层的厚度及材料组成的至少其中之一与形成于所述非平 面式退耦电容器(240、 340、 440、 540)中的非平面式介质层(242、 342、 442、 563)不同。
5. 如权利要求1所述的半导体器件(200、 300、 400、 500 )，还 包含沟槽隔离结构(402)，所述沟槽隔离结构包含所述退耦电容器(440)的至少一部分。
6. 如权利要求2所述的半导体器件(200、 300、 400、 500 )，还 包含分隔所述半导体层(510)与基片(501)的埋入式绝缘层(503)， 其中所述退耦电容器(500)的非平面式介质层(563)延伸通过所述埋入式绝缘层并且进入所述基片(501)。
7. —种方法，包含在半导体层(201、 301、 401、 510)之中及之上形成多个晶体管 组件(250、 350)，所述多个晶体管组件(250、 350)定义算术单元； 在所述半导体层(201、 301、 401、 510)中形成凹部(345A-C);及在所述凹部(345A-C)中形成电容器(240、 340、 440、 540)。
8. 如权利要求7所述的方法，其中形成所述电容器(240、 340、 440、 540)包含在所述凹部(345A-C)中形成介质层(242、 342、 442、 563)及在所述介质层(242、 342、 442、 563)上沉积导电性材料(241、 341、 441)。
9. 如权利要求7所述的方法，还包含通过蚀刻沟槽及用包含至少 一层绝缘材料(463、 442)的材料填充所述沟槽而形成沟槽隔离结构(402)，其中所述凹部(345A-C)与所述沟槽于共同蚀刻工艺中形成。
10. 如权利要求7所述的方法，还包含在形成所述凹部(345A-C)之前先形成用于所述多个晶体管组件 (250、 350)的栅极绝缘层(352)的第一部分(352A); 以及，在所述第一部分(352A)上及所述凹部(345A-C)的暴露表面上 形成所述栅极绝缘层(352)的第二部分(342)，所述凹部(345A-C) 内的所述栅极绝缘层(352)的所述第二部分(342)代表所述电容器 (240、 340、 440、 540)的介质层(342)。
11. 如权利要求10所述的方法，还包含 沉积栅极电极材料(351)以便填充所述凹部(345A-C); 使表面形貌平坦化而形成栅极电极材料层(351);由所述栅极电极材料层(351)形成所述多个晶体管组件的栅极电 极(351);以及，由所述栅极电极材料层(351)形成用于所述电容器(340)的内 部电极(341)的电极部分(341)。
12.如权利要求7所述的方法，其中形成所述凹部(345A-C)包含 蚀刻穿过所述半导体层(510)及分隔所述半导体层(510)与基片(501) 的埋入式绝缘层(503)。
全文摘要
本发明提供一种用于退耦电容器的垂直或三维非平面式配置(non-planar configuration)，其显著地降低高电荷载体储存容量的电容器所需的晶粒面积。该退耦电容器的非平面式配置在非常关键的栅极图案化工艺期间亦提供增进的图案均匀性。
文档编号H01L27/06GK101213666SQ200680023597
公开日2008年7月2日 申请日期2006年5月23日 优先权日2005年6月30日
发明者C·施万, K·弗罗贝格, M·莱勒 申请人:先进微装置公司