专利名称：一种改善绝缘体上硅电路静电放电防护性能的方法
技术领域：
本发明涉及半导体技术领域，尤其涉及一种改善绝缘体上硅(SOI) 电路静电放电(Electrostatic Discharge, ESD)防护性能的方法。
背景技术：
由于SOI电路的全介质隔离以及薄的电流泻放通道，SOI电路的ESD 防护问题变得越来越重要。在体硅互补金属氧化物半导体(complementary metal oxide semiconductor, CMOS)电路中，采用ESD注入可以获得很好 的效果，其方法是在漏端接触孔下进行ESD注入，降低漏端击穿电压， 根据台湾交通大学M.D. ker教授的《互补式金氧半集成电路之静电放电 防护》教程，配合硅化物挡板(Salicide blocking, SAB)工艺，可以获得 很好的效果。但是，由于SOI电路在漏端几乎完全注入N+ (NMOS， N沟道金属 氧化物半导体)或P十(PMOS， P沟道金属氧化物半导体)，这种注入方 法将不再适用。特别是在厚膜技术中，虽然在漏端可能出现与体区一致的 杂质，如图7所示的在厚膜器件的漏端contact附近进行ESD注入后的结 构，但是通过实验发现SOI存在这样一个问题如图8所示的一种 N+^^N^N+结构，其中沟道中的P区在栅条N型POLY的作用下反型成 高阻区。实验时将栅电极及源电极加0电平，体电极浮接，通过给漏电极加电 压发现图9效果。当漏端加负电压时，源端为高电平，栅极为高电平，相 当于一个导通的金属氧化物半导体(Metal Oxide Semiconductor, MOS) 管，不同的是源/漏电极实际上变成了漏/源电极。当漏端加正电压时，源 端为低电平，栅极为低电平，相当于一个沟道区关断的MOS管。这时问 题出来了，如果体区足够厚，背栅部分的N区将被保留，仍然存在 N+一N—N+通道。方块电阻变化应该不是很大，但实验结果表明电阻急剧增加，说明背栅部分的N区在漏端电压增加时一直在被耗尽，方块电阻很 大。由此推断，在漏端下方的P区在漏端加高电平电压时会形成电阻很大 的耗尽区，即使在接触孔下产生局部击穿，其电流也难于导出到体区提升双极结型晶体管(Bipolar Junction Transistor, B汀)泻放电流，性能不是 很理想。发明内容(一) 要解决的技术问题有鉴于此，本发明的主要目的在于提供一种改善SOI电路ESD防护 性能的方法，以解决在SOI电路中使用常规在接触孔下注入方法所带来注 入杂质被漏端杂质包住或被漏/漏端下方的衬底形成的耗尽区包住的问题， 降低击穿电压，改善器件及整个电路的抗ESD能力。(二) 技术方案为达到上述目的，本发明的技术方案是这样实现的-.一种改善绝缘体上硅电路静电放电防护性能的方法，该方法采用在绝 缘体上硅SOI电路的体区进行静电放电ESD注入，改变SOI电路的ESD击穿 电压，并促进ESD放电管之间以及ESD放电管内部各栅条之间在ESD电压 到来时同时开启，同时通过击穿时产生的电流抬升体区电位，促进寄生在 金属氧化物半导体MOS管里的双极结型晶体管BJT泻放电流。上述方案中，对于N沟道金属氧化物半导体NMOS管，所述在SOI 电路的体区进行ESD注入是在SOI电路的体区，特别是靠近漏端的部分， 进行ESD注入，使击穿位置在体区与漏端交界的部分，具体包括在做 调栅注入时，修改背栅注入剂量及注入能量为1.0e"/cn^和65keV，将击 穿电压由正常器件的12V调节到6至8V;为了降低ESD注入对内部电路 的影响，通常情况下采用两次栅注入，第一次注入对阈值电压要求高的内 部电路进行注入，然后进行去胶、清洗、预烤六甲基二硅胺烷HMDS、涂 胶、光刻、显影和检验，并在硬烤之后对用于ESD保护的管子进行第二 次注入，注入剂量及注入能量为1.0e14/cm2、 65keV。上述方案中，所述光刻采用新增加的一块独立的ESD注入光刻版，该ESD注入光刻版将用于ESD保护的管子体区设计为透光，其它管子的 区域设计为不透光；所述注入采用硼离子作为注入杂质。上述方案中，对于NMOS管，所述在SOI电路的体区进行ESD注入 是在SOI电路的漏端与体区交界的地方进行ESD注入，保留沟道区有较 低的浓度，有利于保留较高的BJT增益，具体包括对于第一种结构，在 制作栅条与制作侧墙sidewall spacer两个工艺步骤之间进行注入，注入剂 量及注入能量为1.0e14/cm4B 65keV;对于第二种结构，在制作侧墙sidewall spacer与制作硅化物两个工艺步骤之间进行注入，注入剂量及注入能量为 1.5e"/cr^和65keV，利用注入时杂质散射效应产生一个高杂质浓度区，降 低漏体击穿电压。上述方案中，对于所述第一种结构，如果对阈值电压要求不是很高， 直接采用源、漏注入光刻版；如果对阈值电压要求较高，则采用专门的 ESD注入光刻版，其做法是只对用于ESD防护的栅极接地的管子的源、 漏注入区域设计成透光区，其他部分为不透光区；对于所述第二种结构， 如果有硅化物挡板工艺，则在制作侧墙sidewall spacer与制作硅化物挡板 两个工艺步骤之间进行注入；所述第一种结构与所述第二种结构采用的版 图一致。上述方案中，对于NMOS管，所述在SOI电路的体区进行ESD注入 是在做场氧field oxide的位置进行ESD注入，直接采用修改场注入剂量及 能量为1.5e"/cn^和65keV，降低SOI电路的击穿电压。上述方案中，所述在做场注入时直接将场注入field implant浓度提高， 达到ESD注入的目的。该方法进一步在源/漏部分面积进行ESD注入。该方法进一步改变光刻版，只对靠漏端的部分进行ESD注入的方式。 该方法在制作ESD注入光刻版时，以各多晶硅栅条的中间线为分界， 将靠漏端部分的版图保留，靠源端部分的版图设计成不透光区。该方法进一步与硅化物挡板SAB技术结合提升ESD注入的效果，在 实现上获得ESD注入结构后，在源/漏注入与形成硅化物两个工艺步骤之 间加一道硅化物挡板SAB工艺，在漏端接触孔到轻搀杂的漏LDD结构之间形成一段没有硅化物的N+区，达到在漏端接触孔到LDD之间串接一个小电阻的效果，使得器件工作时最大电场向漏端接触孔方向偏移。上述方案中，所述SAB工艺具体包括A、 在侧墙sidewall spacer工艺完成后，用热分解的方法在硅片上生 长一层2000埃的氧化层；B、 HMDS预烤、涂胶、光亥ij，即在ESD防护器件的漏端接触孔contact 至多晶硅栅条POLY之间形成一段光阻，其它部分都显开；C、 显影、检验、硬烤后蚀刻，蚀刻时采用两步蚀刻法，即在氧化层 厚度还比较厚时用较快的蚀刻速率，在较薄时用腐蚀速率低、氧化层蚀刻 速率硅蚀刻速率比值高的工艺进行蚀刻，确保硅的损伤最小，不至于影 响器件性能；D、 去光刻胶，SAB结构制作完成。上述方案中，所述在SOI电路的体区进行ESD注入时采用大角度注 入方法，具体包括将硅片倾斜45度，由于射程变远，将注入剂量及能 量相应调整至原来的1.4倍；由于倾斜方向的限制，要求被注入的器件漏 端要在一个方向上，器件的高浓度体区在沟道方向将增加一个硅膜厚度的 距离，在自对准工艺下获得更大的ESD注入面积，并保留源端体区的浓 度，获得较高的增益。上述方案中，对于P沟道金属氧化物半导体PMOS管，ESD注入方 法与NMOS管的制作方法类似，注入位置在前述NMOS管各ESD注入方 法采用的体区、源、漏、场注入对应于PMOS管的体区、源、漏、场位置 处；所述在SOI电路的体区进行ESD注入采用磷离子作为注入杂质，注 入能量为NMOS管各ESD注入方法的2.7倍，注入剂量为NMOS管各ESD 注入方法的0.7倍。(三)有益效果 从上述技术方案可以看出，本发明具有以下有益效果 1、利用本发明，通过在体区进行ESD注入，改变ESD击穿电压，促 进ESD放电管之间，以及ESD放电管内部各栅条之间能在ESD电压到来 的时候同时开启，同时通过击穿时产生的电流抬升体区电位，促进寄生在MOS管里的BJT泻放电流。为了克服SOI硅膜薄带来的问题，本发明解 决了在SOI电路中使用常规在接触孔下注入方法所带来注入杂质被漏端 杂质包住或被漏/漏端下方的衬底形成的耗尽区包住的问题；本发明将注入 移到体区， 一方面可以很好地降低击穿电压，另一方面电流能很好地导入 到体区，改善器件及整个电路的抗ESD能力。2、 利用本发明，将此ESD注入器件作为输入、输出管的ESD防护器 件，克服了栅极耦合技术(如图14 (a))带来的如图14 (b)所示的在0/1 变换的时候出现的百纳秒级漏电的风险，在栅极动态耦合技术中这种风险 虽然可以通过调节耦合结构使电压减小到阈值电压附近，但是由于阈值电 压附近的耦合电压会剧烈地影响NMOS的击穿电压，可调范围很小，如 图15所示(其阈值电压为1V)。另外有些NMOS寄生的BJT，在栅极有 略大于阈值电压的电压时，BJT开启电压比较低(可能小于5V)，产生BJT 的误触发，带来了更大的漏电风险(如图16)。而本器件由于栅极接死， 不存在电压耦合问题，同时ESD注入后还可将ESD击穿后的维持电压(即 图16所示的BJT开启电压)适当提高(能达到5.5V-6.8V)，也就不存在 这些漏电风险问题。3、 利用本发明，在一些小电路中可以直接利用栅极注入或场注入的 便利进行ESD注入，节约了单独制作一片ESD注入光刻版的成本。4、 利用本发明，在SOI技术上开发的SAB技术与本技术结合，性能 进一步获得了提高。
图1为本发明提供的进行ESD注入位置的示意图；图2 (a)为本发明提供的在栅电极刻成后进行ESD注入的结构示意图；图2 (b)为本发明提供的在sidewall spacer刻成后进行ESD注入的结 构示意图；图3为本发明提供的在场注入位置进行ESD注入的示意图；图4为本发明提供的进行大角度ESD注入的示意图；图5为本发明提供的利用改变版图的方法只对体区靠漏端部分进行注入的示意图；图6为本发明提供的使用ESD注入的ESD全局防护结构示意图； 图7为本发明提供的在厚膜器件的漏端contact附近进行ESD注入后 的结构示意图；图8为本发明提供的一种N+—N^^N+结构的示意图；图9为本发明提供的N+—N—N+结构的Vds-体区方块电阻图；图IO为本发明提供的改变场注入方式用于ESD注入的示意图；图11为图2所示结构的ESD注入光刻版结构的示意图；图12为本发明提供的用于与ESD注入配合使用的SAB结构的示意图；图13为本发明提供的S0I模拟结构的示意图；图14 (a)为有漏电风险的栅极动态耦合结构示意图；图14 (b)为图14 (a)结构在漏端与源端之间加7V脉冲电压时栅极耦合电压的示意图；图15为没有采用ESD注入技术的SOI NMOS管在不同栅极电压下击穿电压的示意图；图16为没有采用ESD注入技术的SOI NMOS管在栅极电压为1.1V 时漏电流的示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实 施例，并参照附图，对本发明进一步详细说明。首先介绍本发明的实现原理在SOI工艺中，出现了漏端几乎全部为N+ (NMOS)、 P+ (PMOS)杂质的情况，如图13的模拟效果。即使在厚 膜技术中，在漏端衬低下面保留了一部分体区杂质的情况下，如图7所示， 我们也可以根据图9所示的实验结果可以看出，在漏端加正电压后其下方 的载流子会被耗尽，电阻很高，在产生击穿时，不利于击穿电流导出到体 区，虽然可以适当改善同时开启的问题(促进同时开启需要的体电流比较小)，但对促进寄生Brr的作用将大打折扣。本发明直接将击穿部位放在体区与漏交界的地方，解决了这一问题。本发明采用在SOI电路的体区进行ESD注入，改变SOI电路的ESD 击穿电压，并促进ESD放电管之间以及ESD放电管内部各栅条之间在ESD 电压到来时同时开启，同时通过击穿时产生的电流抬升体区电位，促进寄 生在MOS管里的BJT泻放电流。具体说来，本发明在用于ESD防护的SOI器件体区形成一个相对于 内部电路体区浓度较高的区域、或者在内部电路对击穿电压要求不是很严 格时直接将整个电路的各器件体区局部浓度都相应提高，降低ESD防护 器件的漏/体击穿电压，使得防护器件能在电学击穿后的维持电压(hold) 点附近全部被击穿，达到各防护器件以及防护器件内部各栅条之间能够同 时开启，并且在大的击穿电流作用下， 一方面漏体击穿电流(二极管反偏 击穿电流)可以泻放一部分电流，另一方面这个电流可以抬升体区电位， 促进MOS管寄生BJT更有效地泻放电流。在具体实施上分为以下两类实 现方式 一类是NMOS管体区ESD注入方法的实现，另一类是PMOS管 体区ESD注入方法的实现。对于NMOS管体区ESD注入方法的实现，有以下几种方式方式一如图1所示结构，所述在SOI电路的体区进行ESD注入是 在SOI电路的体区(特别是靠近漏端的部分)进行ESD注入，使击穿位 置在体区与漏端交界的部分，具体包括在做调栅注入时，直接修改背栅 注入剂量及注入能量为1.0e14/cm2、 65keV (注入硼离子，以下NMOS的 ESD注入杂质都为硼离子)，将击穿电压由正常器件的12V调节到6-8V。 为了降低ESD注入对内部电路的影响，通常情况下采用两次栅注入，第 一次将内部电路等对阈值电压要求高的管子先注入，去胶后清洗，HMDS (预烤)，涂胶，光刻(光刻时采用新增加的ESD注入光刻版，此版的特 点是将用于ESD保护的管子相应部分设计为透光，其他部分均为不透光)， 显影、检验、硬烤之后进行注入，注入剂量及注入能量为1.0e14/cm2、 65keV。方式二、如图2所示结构，所述在SOI电路的体区进行ESD注入是 在SOI电路的漏端与体区交界的地方进行ESD注入，保留沟道区有较低 的浓度，有利于保留较高的BJT增益。在对准精度很高(对准偏差可以忽略的情况下)，可以采用类似方式 一中两次栅注入的方式，不同的是修改光刻版成图11的样子，即源漏为透光区，栅条区域为不透光区，而源漏靠近体区部分则由图2所示的ESD注入位置画成透光即可。图2 (a)所示结构注入剂量及注入能量为 l,0e14/cm2、 65keV，图2 (b)结构为1.5e"/cm2、 65keV。如果对准精度比较差，可以采用自对准的方式，其中图2 (a)所示结 构在制作栅条与制作sidewall spacer两个工艺步骤之间做，注入剂量及注 入能量仍然为1.0e"/cm2、 65keV。图2 (b)所示结构在制作sidewall spacer 与制作硅化物(如果有硅化物挡板工艺的话则为制作硅化物挡板)两个工 艺步骤之间做，注入剂量及注入能量为1.5e14/cm2、 65keV。图2 (a)结构 如果对阈值电压要求不是很高，可以直接采用源、漏注入光刻版，如果要 求比较高，则可以采用专门的ESD注入光刻版，其做法是只对用于ESD 保护的管子的源、漏注入区域设计成透光区，其他部分为不透光区。图2 (b)结构采用的版图与图2 (a) —致。方式三、如图(3)所示结构，由于其击穿面积有限，主要用在厚膜 小电路上， 一方面可以形成图3 (a)结构，另一方面因为电路小，漏电相 对较小，可以直接采用修改场注入剂量及能量为1.5e14/cm2、 65keV达到整 体降低击穿电压的目的，在节省增加一块ESD光刻版的同时达到ESD防 护的效果。方式四、在实现方式一、二、三中制作ESD注入光刻版时，以各多 晶硅栅条的中间线为分界，显开区靠漏端的部分保留前述设计图形，靠源 端的部分全部设计成不透光区，工艺上与实现方式一、二、三一致即可。方式五、修改ESD注入版图如图IO所示，即用于ESD保护的管子， 如图1、图2显示的要进行ESD注入的地方在场注入光刻版中也画成透光 区(若尺寸小于关键尺寸可以将该管子的源/漏部分面积画成透光区，增大 透光区线条尺寸)。图1和图2 (a)结构的场注入剂量及能量为1.2e14/cm2、 65keV，图2 (b)结构的场注入剂量及能量为1.6e14/cm2、 65keV (图2 (b) 结构在这个方式中对光刻机要求比较高)。方式六、可以根据需要在相应位置制作一片ESD注入版，将源/漏端 的一部分加上图1、图2所显示的ESD注入区域设计成透光区(要求最小 尺寸不小于生产工艺的关键尺寸)，其它部分为不透光区，或根据图5方 式只考虑漏端部分的结构，之后用比内部电路需求工艺高2代以上的工艺(如1.2um SOI工艺用0.35um或更高级的CMOS工艺)，可选择在在制作 硅化物工艺步骤之前(如果有硅化物挡板工艺则在制作硅化物挡板工艺步 骤之前)流片的各个阶段进行本发明的ESD注入结构的生产。由于只对 用于ESD防护的器件进行注入，这种器件在电路正常工作时是处于关断 状态的，对工艺要求比较低，并且考虑到BJT误触发的问题，通常其关键 尺寸比内部工作电路还要低1~2代，故产生的对准误差可以不作考虑。注 入能量及剂量用工艺模拟软件结合实测数据获得6 8V (工作电压为5V 时)左右的击穿电压即可。方式七、与SAB技术结合将进一步提升ESD注入的效果。在实现上 采用方式一 至方式六的一种获得ESD注入结构，在源/漏注入与形成硅 化物两个工艺步骤之间加一道SAB工艺，其目的是在漏端接触孔到轻搀 杂的漏(LDD)结构之间形成一段没有硅化物的N+区，达到在漏端接触 孔到LDD之间串接一个小电阻的效果，使得器件工作时最大电场向漏端 接触孔方向偏移。所述SAB工艺具体包括-步骤一、在sidewall spacer工艺完成后，用热分解的方法在硅片上生 长一层2000埃左右的氧化层。步骤二、 HMDS预烤、涂胶、光刻，光刻版结构如图12，即在ESD 防护器件的漏端(源端通常也会做一小段)接触孔(contact)至多晶硅栅 条(POLY)之间形成一段光阻，其它部分都显开。步骤三、显影、检验、硬烤后蚀刻，蚀刻时采用两步蚀刻法，即在氧 化层厚度还比较厚时用较快的蚀刻速率，在较薄时用腐蚀速率低、氧化层 蚀刻速率硅蚀刻速率比值高的工艺进行蚀刻，确保硅的损伤最小，不至 于影响器件性能。步骤四、去光刻胶，SAB结构制作完成。方式八、采用大角度注入对图2 (a)及图2 (b)所示的结构在相应 需求下的应用中都会有所改善。生产中将硅片倾斜45度左右的角度，由 于射程变远，将注入剂量及能量相应调整1.4倍。由于倾斜方向的限制， 要求被注入的器件漏端要在一个方向上，否则要进行多次注入，增加生产 成本。按这种做法，器件的高浓度体区在沟道方向将增加一个硅膜厚度的 距离，在自对准工艺下获得了更多的ESD注入面积，并保留了源端体区的浓度，即保留了较高的增益。通过在一个2um的厚膜SOI工艺的一个1.5mmX 1.5mm的实际电路上的使用，获得实验数据如下表工艺注入剂量注入能量击穿电压抗人体放电模型 (HBM)静电放电电压不做ESD注入0012V小于1500VESD注入一3e'Vcm265keV10V小于2000VESD注入二le"/cm265keV7.8V大于2500V表l、实验电路ESD防护效果在另外一个薄膜实验中，我们采用SAB技术，将击穿电压降低到6V， 不采用SAB技术的只能获得小于I500V的HBM防护能力，而采用SAB 技术的可以获得大于3250V的HBM防护能力，可见本发明与SAB技术 配合使用的独特效果。对于PMOS管体区ESD注入方法的实现所述在SOI电路的体区进 行ESD注入采用磷离子作为注入杂质，PMOS管体区ESD注入的实现， 除注入杂质、剂量及能量外，与NMOS管体区ESD注入的实现方式一致。 PMOS管体区ESD注入的杂质为磷离子，注入能量为2.7倍前述相应 NMOS管体区ESD注入方式的注入能量，注入剂量为0.7倍前述相应 NMOS管体区ESD注入方式的注入剂量。以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行 了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而 已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修 改、等同替换、改进等，均应包含在本发明的保护范围之内。1权利要求
1. 一种改善绝缘体上硅电路静电放电防护性能的方法，其特征在于，该方法采用在绝缘体上硅SOI电路的体区进行静电放电ESD注入，改变SOI电路的ESD击穿电压，并促进ESD放电管之间以及ESD放电管内部各栅条之间在ESD电压到来时同时开启，同时通过击穿时产生的电流抬升体区电位，促进寄生在金属氧化物半导体MOS管里的双极结型晶体管BJT泻放电流。
2、 根据权利要求l所述的改善SOI电路ESD防护性能的方法，其特 征在于，对于N沟道金属氧化物半导体NMOS管，所述在SOI电路的体 区进行ESD注入是在SOI电路的体区，特别是靠近漏端的部分，进行ESD 注入，使击穿位置在体区与漏端交界的部分，具体包括在做调栅注入时，修改背栅注入剂量及注入能量为1.0e"/cn^和 65keV，将击穿电压由正常器件的12V调节到6至8V;为了降低ESD注 入对内部电路的影响，通常情况下采用两次栅注入，第一次注入对阈值电 压要求高的内部电路进行注入，然后进行去胶、清洗、预烤六甲基二硅胺 烷HMDS、涂胶、光刻、'显影和检验，并在硬烤之后对用于ESD保护的管 子进行第二次注入，注入剂量及注入能量为1.0e"/cm2、 65keV。
3、 根据权利要求2所述的改善S0I电路ESD防护性能的方法，其特 征在于，所述光刻采用新增加的一块独立的ESD注入光刻版，该ESD注入光 刻版将用于ESD保护的管子体区设计为透光，其它管子的区域设计为不 透光；所述注入采用硼离子作为注入杂质。
4、 根据权利要求l所述的改善SOI电路ESD防护性能的方法，其特 征在于，对于NMOS管，所述在SOI电路的体区进行ESD注入是在SOI 电路的漏端与体区交界的地方进行ESD注入，保留沟道区有较低的浓度， 有利于保留较高的BJT增益，具体包括对于第一种结构，在制作栅条与制作侧墙sidewall spacer两个工艺步 骤之间进行注入，注入剂量及注入能量为1.0e"/cn^和65keV;对于第二种结构，在制作侧墙sidewall spacer与制作硅化物两个工艺步骤之间进行 注入，注入剂量及注入能量为1.5e"/cn^和65keV，利用注入时杂质散射 效应产生一个高杂质浓度区，降低漏体击穿电压。
5、 根据权利要求4所述的改善SOI电路ESD防护性能的方法，其特 征在于，对于所述第一种结构，如果对阈值电压要求不是很高，直接采用源、 漏注入光刻版；如果对阈值电压要求较高，则采用专门的ESD注入光刻 版，其做法是只对用于ESD防护的栅极接地的管子的源、漏注入区域设 计成透光区，其他部分为不透光区；对于所述第二种结构，如果有硅化物挡板工艺，则在制作侧墙sidewall spacer与制作硅化物挡板两个工艺步骤之间进行注入；所述第一种结构与所述第二种结构采用的版图一致。
6、 根据权利要求l所述的改善SOI电路ESD防护性能的方法，其特 征在于，对于NMOS管，所述在SOI电路的体区进行ESD注入是在做场 氧field oxide的位置进行ESD注入，直接采用修改场注入剂量及能量为 1.5e"/cm2和65keV，降低SOI电路的击穿电压。
7、 根据权利要求6所述的改善SOI电路ESD防护性能的方法，其特 征在于，所述在做场注入时直接将场注入field implant浓度提高，达到ESD 注入的目的。
8、 根据权利要求1至7中任一项所述的改善SOI电路ESD防护性能 的方法，其特征在于，该方法进一步在源/漏部分面积进行ESD注入。
9、 根据权利要求1至7中任一项所述的改善SOI电路ESD防护性能 的方法，其特征在于，该方法进一步改变光刻版，只对靠漏端的部分进行 ESD注入的方式。
10、 根据权利要求1至7中任一项所述的改善SOI电路ESD防护性 能的方法，其特征在于，该方法在制作ESD注入光刻版时，以各多晶硅 栅条的中间线为分界，将靠漏端部分的版图保留，靠源端部分的版图设计 成不透光区。
11、 根据权利要求1至7中任一项所述的改善SOI电路ESD防护性 能的方法，其特征在于，该方法进一步与硅化物挡板SAB技术结合提升ESD注入的效果，在实现上获得ESD注入结构后，在源/漏注入与形成硅 化物两个工艺步骤之间加一道硅化物挡板SAB工艺，在漏端接触孔到轻 搀杂的漏LDD结构之间形成一段没有硅化物的N+区，达到在漏端接触孔 到LDD之间串接一个小电阻的效果，使得器件工作时最大电场向漏端接 触孔方向偏移。
12、 根据权利要求11所述的改善SOI电路ESD防护性能的方法，其 特征在于，所述SAB工艺具体包括A、 在侧墙sidewall spacer工艺完成后，用热分解的方法在硅片上生 长一层2000埃的氧化层；B、 HMDS预烤、涂胶、光亥lj，即在ESD防护器件的漏端接触孔contact 至多晶硅栅条POLY之间形成一段光阻，其它部分都显开；C、 显影、检验、硬烤后蚀刻，蚀刻时采用两步蚀刻法，即在氧化层 厚度还比较厚时用较快的蚀刻速率，在较薄时用腐蚀速率低、氧化层蚀刻 速率硅蚀刻速率比值高的工艺进行蚀刻，确保硅的损伤最小，不至于影 响器件性能；D、 去光刻胶，SAB结构制作完成。
13、 根据权利要求1至7中任一项所述的改善SOI电路ESD防护性 能的方法，其特征在于，所述在SOI电路的体区进行ESD注入时采用大 角度注入方法，具体包括将硅片倾斜45度，由于射程变远，将注入剂量及能量相应调整至原 来的1.4倍；由于倾斜方向的限制，要求被注入的器件漏端要在一个方向 上，器件的高浓度体区在沟道方向将增加一个硅膜厚度的距离，在自对准 工艺下获得更大的ESD注入面积，并保留源端体区的浓度，获得较高的 增益。
14、 根据权利要求1所述的改善SOI电路ESD防护性能的方法，其 特征在于，对于P沟道金属氧化物半导体PMOS管，ESD注入方法与 NMOS管的制作方法类似，注入位置在前述NMOS管各ESD注入方法采 用的体区、源、漏、场注入对应于PMOS管的体区、源、漏、场位置处； 所述在SOI电路的体区进行ESD注入采用磷离子作为注入杂质，注入能 量为NMOS管各ESD注入方法的2.7倍，注入剂量为NMOS管各ESD注入方法的0.7倍。
全文摘要
本发明涉及半导体技术领域，公开了一种改善SOI电路ESD防护性能的方法，该方法采用在SOI电路的体区进行ESD注入，改变SOI电路的ESD击穿电压，并促进ESD放电管之间以及ESD放电管内部各栅条之间在ESD电压到来时同时开启，同时通过击穿时产生的电流抬升体区电位，促进寄生在MOS管里的BJT泻放电流。利用本发明，解决了在SOI电路中使用常规在接触孔下注入方法所带来的注入杂质被漏端杂质包住或被漏/漏端下方的衬底形成的耗尽区包住的问题。本发明将注入移到体区，一方面可以很好地降低击穿电压，另一方面电流能很好地导入到体区，改善器件及整个电路的抗ESD能力。
文档编号H01L21/84GK101276788SQ200710064870
公开日2008年10月1日 申请日期2007年3月28日 优先权日2007年3月28日
发明者曾传滨, 晶 李, 李多力, 海潮和, 韩郑生 申请人:中国科学院微电子研究所