多芯片堆栈的封装结构的制作方法

专利名称：多芯片堆栈的封装结构的制作方法
技术领域：
本发明涉及一种多芯片堆栈封装结构，特别是涉及一种在多芯片堆栈 结构中以逆打线制程及绝缘层来降低金属导线的弧度，并且于多芯片堆栈 结构的黏着层中加入具有近似球状物的封装结构。
背景技术：
近年来，半导体的后段制程都在进行三维空间(Three Dimension; 3D) 的封装，以期利用最少的面积来达到相对大的半导体集成度(Integrated) 或是内存的容量等。为了能达到此一目的，现阶段己发展出使用芯片堆栈 (chip stacked)的方式来达成三维空间(Three Dimension; 3D)的封装。
在公知技术中，芯片的堆栈方式将多个芯片相互堆栈于一基板上，然 后使用打线的制程(wire bonding process)来将多个芯片与基板连接。图 l表示公知具有相同或是相近芯片尺寸的堆栈型芯片封装结构的剖面示意 图。如图1所示，公知的堆栈型芯片封装结构IOO包括电路基板(package substrate) 110、芯片120a、芯片120b、间隔物(spacer) 130、多条导线 140与封装胶体(encapsulant) 150。电路基板110上具有多个焊垫112， 且芯片120a与120b上亦分别具有多个焊垫122a与122b，其中焊垫122a 与122b以周围型态(peripheraltype)排列于芯片120a与120b上。芯片120a 配置于电路基板110上，且芯片120b通过间隔物130而配置于芯片120a 的上方。部分导线140的两端通过打线制程而分别连接于焊垫112与122a， 以使芯片120a电连接于电路基板110。而其它部分导线140的两端亦通过 打线制程而分别连接于焊垫112与122b，以使芯片120b电连接于电路基 板110。至于封装胶体150则配置于电路基板IIO上，并包覆这些导线140、 芯片120a与120b。
由于焊垫122a与122b以周围型态排列于芯片120a与120b上，因此 芯片120a无法直接承载芯片120b，故必须在芯片120a与120b之间配置 间隔物130，使得芯片120a与120b之间相距一适当的距离，以利后续的 打线制程的进行。然而，间隔物130的使用却造成公知堆栈型芯片封装结 构100的厚度无法进一步地縮减。
另外，类似之公知技术如图2所示，同样使用具有一定厚度的间隔层 130，以使两芯片之间相距一适当的距离，以利后续的打线制程的进行， 此外，为了降低金属导线140的弧度，还在芯片的焊垫13端形成一凸块 141 (studbump)。很明显地，这种加入间隔层130的堆栈封装方式，无法 縮减堆栈封装的厚度，故其所能堆栈的芯片数是受到限制的。
图1及图2中的堆栈封装结构中，还有一共同的问题，就是间隔物130 的配置位置无法给予上方芯片(120b; 20)全部的支撑，故当进行打线连 接(wire bonding)时，若芯片太薄时，可能会使芯片在打线过程中造成 破片(waferbroken)。因此，使用间隔物130的堆栈封装结构中的芯片是 需要具有一定厚度的，故还使得这种的堆栈封装结构无法堆栈太多的芯 片。此外，在进行芯片堆栈的过程中，也有可能发生上方芯片(120b; 20) 与下方导线140接触而导致短路的问题。另外，在具有间隔物130的堆桟 封装结构中，在完成打线连接的制程后，就进行注模(molding),但由于 上下芯片间的距离仅有一间隔物130或是间隔层50的厚度，因此可能会 在上下芯片的间距中形成气泡(void),当此气泡受高温膨胀时，则会造成 封胶体的龟裂(crack)。

发明内容
有鉴于发明背景中所述的芯片堆栈方式的缺点及问题，本发明提供一 种多芯片堆栈的方式，来将多个尺寸相近似的芯片堆栈成一种三维空间的 封装结构。
本发明的主要目的在提供一种多芯片堆栈的封装结构，将芯片以一 偏移量进行堆栈，用以縮短金属导线的长度，增加封装的可靠度。
本发明的另一主要目的在提供一种多芯片堆栈封装结构，使本发明 的多芯片堆栈封装具有较高的封装积集度以及较薄的厚度。
本发明的还有一主要目的在提供一种在多芯片堆桟封装中的于黏着 层内加入具有近似球状绝缘体的结构，用以保持堆栈芯片间的间距。
本发明的再一主要目的在提供一种多芯片堆栈封装结构，使芯片不
需使用重配置层(RDL)，就能形成堆桟封装结构。
据此，本发明提供一种本发明提供一种多芯片堆栈式的封装结构，包
一种多芯片堆栈式的封装结构，包含基板以及多芯片堆栈结构，基板上
配置有多个金属端点，而多芯片堆栈结构系由多个芯片堆栈而成且通过第
一黏着层固接于基板上，而多芯片堆栈结构中的每一芯片的有源面上配置 有多个焊垫且每一芯片之间通过一个二黏着层将该每一芯片的该有源面
与另一芯片的背面接合以形成堆栈结构，并通过多条金属导线将该多个芯 片上的该多个焊垫与该基板上的该多个金属端点形成电连接，组成多芯片 堆栈结构的每一芯片之间以一偏移量相互堆栈，藉以使每一被堆栈在下的 芯片的有源面上的一部份焊垫及金属导线暴露而另一部份的焊垫及金属 导线则被第二黏着层所覆盖。
本发明接着提供一种多芯片堆栈式的封装结构，包含导线架，由多 个成相对排列的内引脚以及一芯片承座组成，芯片承座位于多个相对排列 的内引脚之间，且芯片承座具有一上表面及一相对于该上表面的下表面；
及多个多芯片堆栈结构，每一多芯片堆栈结构由多个芯片堆栈而成，且多 个多芯片堆栈结构分别通过第一黏着层固接于导线架的上表面及下表面， 而多个多芯片堆栈结构中的每一芯片的有源面上配置有多个焊垫且每一 芯片之间通过第二黏着层将每一芯片的有源面与另一芯片的背面接合以 形成堆栈结构，并通过多条金属导线将多个芯片上的多个焊垫与导线架的 多个内引脚形成电连接，组成多芯片堆栈结构的每一芯片之间以一偏移量 相互堆栈，藉以使每一被堆栈在下的芯片的有源面上的一部份焊垫及金属 导线暴露而另一部份的焊垫及金属导线则被该第二黏着层覆盖。
本发明进一步提供一种芯片堆栈封装的方法，其步骤如下首先，提
供基板，且基板上配置有多个金属端点；接着提供一个第一芯片，第一芯 片的有源面上配置有多个焊垫以及相对于有源面的背面上配置第一黏着 层，且以该第一黏着层与基板固接；当此基板为一种电路板时，其可进一 步作为BGA的载板；再接着提供多条金属导线，以打线制程将多条金属 导线电连接至第一芯片上的多个焊垫及基板上的多个金属端点，当然也可 以选择使用逆打线制程；然后提供一个第二芯片，同样的，第二芯片的有 源面上配置有多个焊垫以及相对于有源面的背面上配置第二黏着层，且以 第二黏着层与第一芯片以一偏移量接合，藉以使第一芯片的一部份焊垫及 金属导线暴露而另一部份的焊垫及金属导线则被第二黏着层所覆盖；最 后，再以打线制程将多条金属导线电连接至第二芯片上的多个焊垫及基板 上的多个金属端点，以完成芯片的堆栈。在另一实施例中，本发明还可以 重复上述第二芯片的堆栈过程及步骤，使芯片继续往上堆栈，以形成多芯 片堆栈结构。


图l为先前技术的示意图2为先前技术的示意图3为本发明两芯片堆栈结构的剖视图4为本发明三芯片堆栈结构的剖视图5为于图3中加入具有近似球状物的堆栈结构剖视图6为于图4中加入具有近似球状物的堆栈结构剖视图7为本发明两芯片堆栈结构另一实施例的剖视图8为本发明三芯片堆桟结构另一实施例的剖视图9为本发明的以导线架为基板的堆桟结构剖视图10为本发明的以导线架为基板的堆栈结构另一实施例的剖视图11为本发明以导线架为基板的堆栈结构再一实施例的剖视图12为本发明以导线架为基板的堆栈结构一实施例的剖视主要元件标记说明 13:焊垫
100:堆栈型芯片封装结构
110:电路基板
112、 122a、 122b:焊垫
120a、 120b:芯片
130:间隔物
140:导线
141:金属凸块
150:封装胶体
200 (a、 b、 c、 d):芯片
210:芯片有源面 220:芯片背面 230:绝缘层 240:焊垫 300:基板 310:金属端点 320:金属导线 330:凸块
340 (a、 b、 c):黏着层 360:近似球状物 400:导线架 410:内引脚 420:芯片承座422:芯片承座的上表面 424:芯片承座的下表面
具体实施例方式
本发明在此所探讨的方向为一种使用多芯片堆栈的方式，来将多个尺 寸相近似的芯片堆栈成一种三维空间的封装结构。为了能彻底地了解本发 明，将在下列的描述中提出详尽封装构造及其封装步骤。显然地，本发明 的施行并未限定芯片堆栈的方式的所属技术领域的技术人员的特殊细节。 另一方面，众所周知的芯片形成方式以及芯片薄化等后段制程的详细步骤 并未描述于细节中，以避免造成本发明不必要的限制。然而，对于本发明 的较佳实施例，则会详细描述如下，然而除了这些详细描述之外，本发明 还可以广泛地施行在其它的实施例中，且本发明的范围不受限定，其以权 利要求为准。
在现代的半导体封装制程中，均是将一个已经完成前段制程(Front End Process)的晶片(wafer)先进行薄化处理(Thinning Process),将芯 片的厚度研磨至2 20mil之间；然后，再涂布(coating)或网印(printing) 一层高分子(polymer)材料于芯片的背面，此高分子材料可以是一种树 脂(resin)，特别是一种B-Stage树脂。再通过一个烘烤或是照光制程，使 得高分子材料呈现一种具有黏稠度的半固化胶；再接着，将一个可以移除 的胶带(tape)贴附于半固化状的高分子材料上；然后，进行晶片的切割 (sawing process),使晶片成为一颗颗的芯片(die);最后，就可将一颗 颗的芯片与基板连接并且将芯片形成堆栈芯片结构。
接着，请参照图3及图4所示，本发明的堆栈式封装结构的剖面示意 图。首先，如图3所示，在本实施例中，提供基板300，其上配置有多个 金属端点310 (terminal),其中基板可以是电路板(PCB)或是导线架 (Lead-frame)等，而当此基板为电路板时，其可进一步作为BGA的载板。 然后，将芯片200a贴着于基板300上，并暴露出金属端点310，而芯片 200a与基板300之间的接合由位于芯片200a背面上的绝缘层230来达到 黏贴的效果。接着，可以选择性地进行加热或是烘拷制程(即当绝缘层为
一胶带时，即不需使用此烘拷制程)，藉以固化位于芯片背面220与基板 300上的绝缘层230;接着进行打线制程(wire bonding process),以多条 金属导线320来连接芯片200a上的焊垫240与基板300上的金属端点310。 在此要强调的是，本发明一较佳实施例是使用一种逆打线制程(Reversed wire bonding)的方式来将形成芯片200a与基板300的连接。此外，在进 行逆打线制程时，可以选择先在芯片200a的焊垫240上先形成一凸块330 (studbump)，然后将金属导线320与基板上的金属端点310形成连接后， 再将金属导线320的结尾与凸块330连接。先形成此凸块330的目的，可 以使金属导线320在芯片200a的焊垫240处的弧度不会太大，除了可以 避免在后续制程中产生冲线的问题外，并可有效降低后续封装的厚度。
紧接着，使用一涂布或是印刷制程，将一黏着层340a涂布于另 一芯片200b的背面220上。此黏着层340a可为一高分子材料，特别是 一种B-Stage树脂；而此黏着层340a的厚度要大于金属导线320的最大弧 度的高度，因此黏着层340a的厚度系介于2mil至lOmil之间。再接着， 可以选择地进行烘烤程序，用以固化黏着层340a。在此要强调，当黏着层 340a的厚度适当时，芯片200b的背面可以选择不使用绝缘层230，也就 是说，对于堆栈结构中的每一上层芯片的背面是否需贴附缘层230，本发 明并不加以限制。
再接着，将芯片200b以一偏移量黏贴于芯片200a的有源面上，使得 位于芯片200b背面上的黏着层340a与芯片200a连接。因此，在芯片 200a的有源面上，会有一部份的焊垫240及金属导线320被黏着层340a 所覆盖(例如右侧的焊垫，如图3所示)，而另一部份的焊垫240及金属 导线320则会被暴露(如图3的左侧焊垫所示)。然后，进行加热或是烘 烤程序，使芯片200a与芯片200b能通过黏着层340a固接。再接着，进 行另一次的打线制程，以使多条金属导线320来连接芯片200b上的焊垫 240与基板300上的金属端点310，其中在焊垫240暴露的一端，也可以 选择先以金属导线320将芯片200b与芯片200a上的焊垫连接后，再由另 一段的金属导线320将芯片200a与基板300上的金属端点310连接。对 此金属导线连接的方式，本发明并不加以限制。
本发明接着提供另一实施方式，如图4所示，其接续并重复前述的动 作，在完成芯片200a及芯片200b的堆栈后，继续将一黏着层340b涂布 于另一芯片200c的背面220上，然后将芯片200c以一偏移量黏贴于芯 片200b的有源面上，使得位于芯片200c背面上的黏着层340b与芯片 200b连接。因此，在芯片200b的有源面上，会有一部份的焊垫240及金 属导线320被黏着层340b所覆盖，而另一部份的焊垫240及金属导线320 则会被暴露，如图4所示。很明显地，在本实施例中，200c及芯片200b 之间偏移方向与200b及芯片200a之间偏移方向是相反的，因此会形 成200c与芯片200a是上下对齐的结构，如此可以有效地减少封装的 面积。如此重复前述烘烤及打线制程，即可完成一多芯片堆栈结构，其中 本发明对于以金属导线320将每一芯片与基板连接的方式并不加以 限制，其可以是先将芯片200b与芯片200a连接后，再将芯片200a 上的焊垫240与基板上的金属端点310完成连接(如图3及图4所示) 或是将每一芯片上的焊垫240直接与基板300上的金属端点310连接，均 为本发明的实施例。最后进行一封胶制程，以一封胶体(未显示于图中) 将多芯片堆栈结构、多条金属导线320及基板上的端点310覆盖。
此外，为了更进一步的强化及保持两芯片间(例如芯片200a及 200b)的间隙距离，本发明再提供另一实施例，如图5及图6所示。 在本实施例中，在图3及图4的黏着层(340a或340b)中混合加入 一种近似球状物360，此近似球状物360为一种具有弹性的高分子材 料，例如树脂。当进行前述芯片堆栈的过程中，多个近似球状物360 已经与黏着层340均匀混合，故可随着涂布或是印刷的过程，形成在 每一上层个芯片的背面220上。由于此近似球状物360具有一定的体 积，因此可以提供芯片间(例如芯片200a及200b或是芯片200b及 200c)的支撑，同时，为了能有效的作为支撑体，近似球状物360的 高度可以选择在35 200um之间。至于本实施例的芯片堆栈过程与图3 及图4的实施例相同，故不再赘述。另外，在金属导线320连接的过程中， 其也可以选择将每一芯片上的焊垫240直接与基板300上的金属端点310 连接，如图7及图8所示。然而要强调的是，本发明对于以金属导线
320将每一芯片与基板连接的方式并不加以限制，其可以是先将芯片 200b与芯片200a连接后，再芯片200a与基板上的金属端点310完成 连接(如图3及图4所示)或是将每一芯片上的焊垫240直接与基板300 上的金属端点310连接(如图7及图8所示)，均为本发明的实施例。
本发明继续再提供另一具体实施例，如图9及图10所示。在本 实施例中，将图3至图8中的基板300以一导线架400来取代。当基 板为一导线架400时，由于导线架400至少具有多个成相对排列的内引脚 410以及一个芯片承座420，而此芯片承座420位于多个相对排列的内引 脚410之间；很明显地，在图9的实施例中，芯片承座420与内引脚410 之间形成一共平面。同时，芯片承座420具有上表面422及一下表面424。
首先，将一芯片200a贴着于芯片承座420的上表面422上，而芯片 200a与芯片承座420之间的接合由位于芯片200a背面上的绝缘层230来 达到黏贴的效果。接着，使用涂布或是印刷制程，将一黏着层340a涂 布于另一芯片200b的背面220上，然后将芯片200b以一偏移量黏贴于 芯片200a的有源面上，使得位于芯片200b背面上的黏着层340a与芯片 200a连接。因此，在芯片200a的有源面上，会有一部份的焊垫240及金 属导线320被黏着层340a所覆盖，而另一部份的焊垫240及金属导线320 则会被暴露；接着进行打线制程，以多条金属导线320来连接芯片200b 上的焊垫240与内引脚410，以完成多芯片堆栈，如图9所示。再接着， 请参照图10，本发明的另一实施例，其与图9的差异处在于芯片承座 420与内引脚410之间形成一高度差，因此可以进一步縮短金属导线的长 度。此外，本实施例还可进一步进行第三芯片的堆栈，其过程与图8相同， 不再赘述。
本发明继续提供另一实施例，如图11所示，在完成图9的结构 后，接着，将导线架400反转180度，使得导线架400的芯片承座420的 下表面424的面朝上，然后以前述相同的芯片堆桟方式，将芯片200c与 200d完成一偏移堆栈，其过程不再详述。然而，在此要强调，本实施例中 位于芯片承座420上表面422及下表面424上的芯片200a及芯片200c是 对齐的，其中芯片200a与芯片200d是有一偏移量。而在另一实施例中，
芯片承座420上表面422及下表面424上的芯片200a及芯片200c是有一 偏移量，如图12所示，其中芯片200a是与芯片200d对齐的。
依据上述的过程，本发明归纳并提供一种芯片堆栈封装的方法，其步 骤如下首先，提供一基板300，且基板上配置有多个金属端点310;接 着提供一个第一芯片200a，第一芯片的有源面上配置有多个焊垫240以及 一相对于有源面的背面上配置第一黏着层230，且以该第一黏着层230与 基板300固接；当此基板300为一种电路板时，其可进一步作为BGA的 载板；再接着提供多条金属导线320，以打线制程将多条金属导线320电 连接至第一芯片200a上的多个焊垫240及基板300上的多个金属端点 310，当然也可以选择使用逆打线制程；然后提供一个第二芯片200b，同 样的，第二芯片200b的有源面上配置有多个焊垫240以及一相对于有源 面的背面上配置第二黏着层340a，且以第二黏着层340a与第一芯片200a 以一偏移量接合，藉以使第一芯片200a的一部份焊垫240及金属导线320 暴露而另一部份的焊垫240及金属导线320则被第二黏着层340a所覆盖； 最后，再以打线制程将多条金属导线320电连接至第二芯片200b上的多 个焊垫240及基板上的多个金属端点310，以完成芯片的堆栈。在另一实 施例中，本发明还可以重复上述第二芯片的堆栈过程及步骤，使芯片继续 往上堆栈，以形成多芯片堆栈结构。
此外，在上述多芯片堆栈式的封装方法中，可以在第二黏着层340a 中混合入多个近似球状物360，同时在第二黏着层340a形成于第二芯片 200b的背面后，可选择性地加入一加热制程，以进行一烘烤程序，用以固 化这些黏着层。
本发明接着再提供另一种芯片堆栈封装的方法，其步骤如下首先， 提供一导线架400，其由多个成相对排列的内引脚410及一个芯片承座420 所组成，而芯片承座位420于多个成相对排列的内引脚410之间；接着提 供一个第一芯片200a，第一芯片200a之有源面上配置有多个焊垫240以 及一相对于有源面的背面上配置一绝缘层230，且以此绝缘层230与芯片 承座420固接；在接着，以打线制程将多条金属导线320电连接至第一芯 片200a上的多个焊垫240及导线架上的多个内引脚410，其中打线制程可
以选择使用逆打线制程；然后，提供一个第二芯片200b，同时第二芯片 200b的有源面上也配置有多个焊垫240以及一相对于有源面的背面上配 置第二黏着层340a，且以第二黏着层340a与第一芯片200a以一偏移量接 合，藉以使第一芯片200a的一部份焊垫240及金属导线320暴露而另一 部份的焊垫240及金属导线320则被该黏着层340a覆盖；最后，再提供 一次打线制程，将多条金属导线320电连接至第二芯片200b上的多个焊 垫240及导线架上的多个内引脚410，以完成芯片的堆栈；。在另一实施例 中，本发明还可以重复上述第二芯片的堆栈过程及步骤，使芯片继续往上 堆栈，以形成多芯片堆栈结构。
此外，在上述多芯片堆栈式的封装方法中，可以在第二黏着层340a 中混合入多个近似球状物360，同时在第二黏着层340a形成于第二芯片 200b的背面后，可选择性地加入一加热制程，以迸行一烘烤程序，用以固 化这些黏着层。另外，要强调的是，在上述多芯片堆栈式的封装方法中， 芯片承座420与内引脚410可以是共平面也可以是形成一高度差，特别是 芯片承座420形成一沉置(downset)的结构，对此两种导线架的配置， 均为本发明的实施例。
本发明进一步再提供另一种芯片堆栈封装的方法，其前半部份的步骤 与前述方法相同，即不再赘述，而当第一芯片200a及第二芯片200b完成 堆栈于芯片承座420之上表面421之后，随即将导线架400反转180度， 以使芯片承座420的下表面422朝上；接着，再提供一个第三芯片200c， 第三芯片200c的有源面上配置有多个焊垫240以及一相对于有源面的背 面上配置一绝缘层230，且以此绝缘层230与芯片承座420固接；在接着， 以打线制程将多条金属导线320电连接至第三芯片200c上的多个焊垫240 及导线架上的多个内引脚410，其中打线制程可以选择使用逆打线制程； 然后，提供一个第四芯片200d，同时第四芯片200d的有源面上也配置有 多个焊垫240以及一相对于有源面的背面上配置第二黏着层340a，且以第 二黏着层340a与第三芯片200c以一偏移量接合，藉以使第三芯片200c 的一部份焊垫240及金属导线320暴露而另一部份的焊垫240及金属导线 320则被第二黏着层340a覆盖；最后，再提供一次打线制程，将多条金属
导线320电连接至第四芯片200d上的多个焊垫及导线架上的多个内引脚 410，以完成芯片的堆栈。
显然地，依照上面实施例中的描述，本发明可能有许多的修正与差异。 因此需要在其附加的权利要求的范围内加以理解，除了上述详细的描述 外，本发明还可以广泛地在其它的实施例中施行。上述仅为本发明的较佳 实施例而已，并非用以限定本发明申请专利范围；凡其它未脱离本发明所 揭示的精神下所完成的等效改变或修饰，均应包含在权利要求内。
权利要求
1. 一种多芯片堆栈之封装结构，包含一基板以及一多芯片堆栈结构，该基板上配置有多个金属端点，而该多芯片堆栈结构由多个芯片堆栈而成且通过一第一黏着层固接于该基板上，该多芯片堆栈结构中之每一芯片之一有源面上配置有多个焊垫且每一芯片之间通过一第二黏着层将该每一芯片的该有源面与另一芯片的背面接合以形成堆栈结构，并通过多条金属导线将该多个芯片上的该多个焊垫与该基板上的该多个金属端点形成电连接，其特征在于组成该多芯片堆栈结构的每一芯片之间以一偏移量相互堆栈，藉以使每一被堆栈在下的芯片的有源面上的一部份焊垫及金属导线暴露而另一部份的焊垫及金属导线则被该第二黏着层覆盖。
2. 根据权利要求1所述的多芯片堆栈的封装结构，其特征在于上述第二黏着层为B-Stage材料。
3. 根据权利要求1所述的多芯片堆栈的封装结构，其特征在于上述基 板可为BGA的电路板。
4. 根据权利要求1所述的多芯片堆栈的封装结构，其特征在于上述基 板可为导线架。
5. 根据权利要求4所述的多芯片堆栈的封装结构，其特征在于上述导 线架包括多个成相对排列的内引脚以及一个芯片承座，且上述芯片承座位 于上述多个相对排列的内引脚之间。
6. 根据权利要求1所述的多芯片堆栈的封装结构，其特征在于，其进 一步包括有多个近似球状物体混合上述第二黏着层中。
7. —种多芯片堆栈的封装结构，包含导线架，由多个成相对排列的内引脚以及芯片承座组成，上述芯片承 座位于多个相对排列的内引脚之间，且上述芯片承座具有上表面及相对于 上述上表面的下表面；及多个多芯片堆栈结构，每一上述多芯片堆栈结构由多个芯片堆栈而 成，且上述多个多芯片堆栈结构分别通过第一黏着层固接于上述导线架的上表面及下表面，上述多个多芯片堆栈结构中的每一芯片的有源面上配置 有多个焊垫且每一芯片之间通过第二黏着层将上述每一芯片的上述有源面与另一芯片的背面接合以形成堆栈结构，并通过多条金属导线将上述多个芯片上的上述多个焊垫与上述导线架的多个内引脚形成电连接，其特征在于组成上述多芯片堆栈结构的每一芯片之间以一偏移量相互堆栈，藉以 使每一被堆栈在下的芯片的有源面上的一部份焊垫及金属导线暴露而另 一部份的焊垫及金属导线则被上述第二黏着层覆盖。
8. 根据权利要求11所述的多芯片堆栈的封装结构，其特征在于上述 第二黏着层为高分子材料。
9. 根据权利要求11所述的多芯片堆桟的封装结构，其特征在于堆栈 于上述芯片承座的上述上表面及上述下表面之上的芯片数量不相同。
10. 根据权利要求11所述折多芯片堆栈的封装结构，其特征在于，其进一步包括有多个近似球状物体混合上述第二黏着层中。
11. 一种多芯片堆栈的封装方法，其特征在于，该封装方法的步骤包含a. 提供一基板，上述基板上配置有多个金属端点；b. 提供一第一芯片，上述第一芯片之一有源面上配置有多个焊垫以及 一相对于上述有源面的背面上配置第一黏着层，且以上述第一黏着层与上 述基板固接；c. 提供多条金属导线，以打线制程将上述多条金属导线电连接至上述 第一芯片上的多个焊垫及上述基板上的多个金属端点；d. 提供第二芯片，上述第二芯片的有源面上配置有多个焊垫以及相对 于上述有源面的背面上配置第二黏着层，且以上述第二黏着层与上述第一 芯片以一偏移量接合，藉以使上述第一芯片的一部份焊垫及金属导线暴露 而另一部份的焊垫及金属导线则被上述第二黏着层覆盖； e. 提供一加热装置，用以固化上述第二黏着层；f. 提供多条金属导线，以打线制程将上述多条金属导线电连接至上述 第二芯片上的多个焊垫及上述基板上的多个金属端点；g. 重复步骤d f以形成一多芯片堆栈结构。
12. —种多芯片堆栈式的封装方法，其特征在于，该封装方法的步骤 包含a. 提供导线架，由多个成相对排列的内引脚及一个芯片承座所组成， 而芯片承座位于多个成相对排列的内引脚之间；b. 提供第一芯片，上述第一芯片的有源面上配置有多个焊垫以及相对 于上述有源面的背面上配置一绝缘层，且以上述第一黏着层与上述芯片承 座固接；c. 提供多条金属导线，以打线制程将上述多条金属导线电连接至上述 第一芯片上的多个焊垫及上述导线架上的多个内引脚；d. 提供第二芯片，上述第二芯片的有源面上配置有多个焊垫以及相对 于上述有源面的背面上配置第二黏着层，且以上述第二黏着层与上述第一 芯片以一偏移量接合，藉以使上述第一芯片的一部份焊垫及金属导线暴露 而另一部份的焊垫及金属导线则被上述黏着层覆盖；e. 提供一加热装置，用以固化上述第二黏着层；f. 提供多条金属导线，以打线制程将上述多条金属导线电连接至上述 第二芯片上的多个焊垫及上述导线架上的多个内引脚；g. 重复步骤e g以形成一多芯片堆栈结构。
13. 根据权利要求25所述的多芯片堆栈的封装方法，其特征在于，其 进一步包括反转上述导线架，使上述导线架中的芯片承座的下表面朝上；提供第三芯片，上述第三芯片的有源面上配置有多个悍垫以及一相对 于上述有源面的背面上配置第一黏着层，且将上述第一黏着层与上述芯片 承座的下表面固接； 提供多条金属导线，上述多条金属导线电连接上述第三芯片上的多个焊垫及上述导线架上的多个内引脚；提供一第四芯片，上述第四芯片的有源面上配置有多个焊垫以及相对 于上述有源面的背面上配置第二黏着层，且以上述第二黏着层与上述第三 芯片以一偏移量接合，藉以使上述第三芯片的一部份焊垫及金属导线暴露 而另一部份的焊垫及金属导线则被上述第一黏着层覆盖；提供一加热装置，用以固化上述第二黏着层；提供多条金属导线，上述多条金属导线电连接上述第四芯片上的多个 焊垫及上述导线架上的多个内引脚。
全文摘要
一种多芯片堆栈的封装结构，包含基板以及多芯片堆栈结构，基板上配置有多个金属端点，而多芯片堆栈结构由多个芯片堆栈而成且通过第一黏着层固接于基板上，而多芯片堆栈结构中的每一芯片的有源面上配置有多个焊垫且每一芯片之间通过一个二黏着层将该每一芯片的该有源面与另一芯片的背面接合以形成堆栈结构，并通过多条金属导线将该多个芯片上的该多个焊垫与该基板上的该多个金属端点形成电连接，组成多芯片堆栈结构的每一芯片之间以一偏移量相互堆栈，藉以使每一被堆栈在下的芯片的有源面上的一部份焊垫及金属导线暴露而另一部份的焊垫及金属导线则被第二黏着层所覆盖。
文档编号H01L25/00GK101393908SQ20071015461
公开日2009年3月25日 申请日期2007年9月17日 优先权日2007年9月17日
发明者林峻莹, 毛苡馨, 沈更新, 陈雅琪 申请人:南茂科技股份有限公司;百慕达南茂科技股份有限公司