形貌引导的图案化的制作方法

专利名称：形貌引导的图案化的制作方法
技术领域：
本发明大体来说涉及集成电路制造，且更特定来说涉及印刷技术。
技术背景由于许多因素(其中包含对提高的便携性、计算能力、存储容量及能量效率的 需求)，集成电路的尺寸不断减小。形成集成电路的组成特征(例如，电气装置及 互连线)的大小持续减小以便于此成比例縮小。在存储器电路或装置(例如动态随机存取存储器(DRAM)、快闪存储器、 静态随机存取存储器(SRAM)、铁电(FE)存储器等)中，特征大小减小的趋势 是明显的。举一个例子来说，DRAM通常包括数百万个相同的电路元件，称作存储 器单元。大体来说，基于电容器的存储器单元(例如在常规的DRAM中)通常包含 两个电气装置存储装置电容器及存取场效应晶体管。每一存储器单元都是可存储 一个数据位(二进制数字)的可寻址位置。可通过所述晶体管将位写入到单元且可 由所述电容器中的感应电荷读取所述位。某些存储器技术采用可充当存储装置及开 关两者的元件(例如，采用银掺杂的硫系玻璃的枝状存储器)，且某些非易失性存 储器不需要为每一单元均使用开关(例如，磁阻RAM)，也不需要将开关并入到存 储器元件中(例如，EEPROM)。通过减小组成存储器单元的电气装置的大小及接 入所述存储器单元的导线的大小，存储器装置可被制作得更小。另外，可通过将更 多的存储器单元装配在存储器装置的既定区域上来增大存储能力。然而，减小特征 大小的需要更普遍地可适用于集成电路，其中包含通用及专用处理器。不断减小特征大小对用于形成所述特征的技术提出越来越高的要求。例如，一 般使用光刻来图案化这些特征。通常，光刻涉及使光透过十字线并将所述光会聚到 光化学活性光致抗蚀剂材料上。正如幻灯片具有可被投射到屏幕上的图像，所述十 字线通常具有可被转移到衬底的图案。通过引导光或辐射透过十字线，可将十字线 中的图案会聚在光致抗蚀剂上。所述光或辐射导致光致抗蚀剂的明亮部分中的化学 变化，从而允许这些部分视需要选择性地被保留或相对于曾处于阴影中的部分被移 餘。因此，已暴露部分与未暴露部分形成光致抗蚀剂中的图案。应了解，此图案可 被用作形成集成电路的各种特征的掩模，所述特征包含导线或电气装置的各部分。因为光刻通常通过将光或辐射投射到表面上来完成，所以特定光刻技术的最终 分辨率取决于例如光学及光或辐射波长的因素。例如，将良好界定的图案会聚到抗蚀剂上的能力取决于特征的大小及投射穿过十线字的辐射的波长。应了解，由于衍射以及其它原因，分辨率随着波长的增加而减小。因此，随着特征大小减小，形成 具有良好分辨率的特征通常需要较短波长輻射。因此，为便于减小特征大小，已建 议越来越低波长的系统。例如，随着特征大小减小，已研发出365纳米、248纳米、193纳米及157纳米 的波长系统。特征大小的额外减小(例如，低至20纳米的特征)可需要更短波长的 系统。例如，已建议使用X射线辐射代替光的基于光刻的X射线来形成极小的特征， 例如20纳米的特征。另一建议的技术为使用(例如)13.7纳米辐射的极端远紫外 (EUV)光刻。然而，预计X射线及EUV光刻实施起来将极为昂贵。除成本之外， 所述技术还面临着各种技术障碍。例如，对于X射线光刻来说，这些障碍包含形成 对X射线足够不透明的高质量十字线的困难及构想出对X射线足够敏感的抗蚀剂的 困难。此外，某些X射线系统将十字线靠近抗蚀剂而设置以将抗蚀剂直接暴露给穿 过十字线的X射线，而不是使用光学装置将辐射会聚在抗蚀剂上。此可导致将十字 线与抗蚀剂对准的复杂性，另外对十字线及抗蚀剂两者的平坦性提出了较高的要求。 另外，X射线光刻可使用反射性光学装置而不是折射性光学装置，从而需要对光学 元件及相关系统的完整重新设计。类似地，其它高分辨率光刻技术(其中包含离子 束及电子束光刻)具有其自身的技术及实践障碍，其中包含高复杂度及成本。因此，存在对图案化半导体衬底上的较小特征的高分辨率方法的持续的需要。发明内容根据本发明的一个方面，提供一种用于在半导体衬底上方形成图案的方法。所 述方法包括提供覆盖所述半导体衬底的多个节距倍增的特征。在所述节距倍增特征 之间提供一种自组织材料。开始对形成所述自组织材料的化学部分的隔离。根据本发明的另一方面，提供一种用于形成掩模图案的方法。所述方法包括通 过节距倍增来形成多个间隔。在所述间隔之间沉积一层薄膜。将所述薄膜退火以在 所述薄膜内形成重复的特征图案。根据本发明的又一方面，提供一种用于半导体制造的方法。所述方法包括提供 具有约200纳米或更小的节距的多个线。在所述多个线之间形成包括嵌段共聚物的 图案。根据本发明的另一方面，提供一种用于掩模形成的方法。所述方法包括在半导 体衬底上方提供间隔图案。所述方法还包括提供一种在间隔之间延伸的均匀掩模材料。将所述掩模材料暴 露于蚀刻剂以在暴露的掩模材料中形成空洞图案。根据本发明的又一方面，提供一种半导体处理的方法。所述方法包括在半导体衬底上方形成第一组嵌段域。所述第一组嵌段共聚物包含嵌段域的多个单独群组。 所述嵌段域大致由嵌段共聚物的相似嵌段形成。随后在嵌段域的单独群组之间的间隔中形成第二组嵌段域。根据本发明的又一方面，提供一种经部分制造的集成电路。所述经部分制造的 集成电路包括覆盖半导体衬底的多个共聚物导轨，所述导轨具有约200纳米或更小 的节距。所述经部分制造的集成电路还包括设置在所述多个共聚物导轨之间的嵌段 共聚物。


根据对优选实施例的详细说明且根据附图将更好地了解本发明，所述详细说明 及附图意在图解说明而非限定本发明，且其中图1是根据本发明优选实施例的部分形成的集成电路的示意性剖视侧视图；图2是根据本发明优选实施例的图1的部分形成的集成电路在形成光致抗蚀剂 层中的特征之后的示意性剖视侧视图；图3是根据本发明优选实施例的图2的部分形成的集成电路在蚀刻穿透硬掩模 层之后的示意性剖视侧视图；图4是根据本发明优选实施例的图3的部分形成的集成电路在从移除光致抗蚀 剂且将图案从所述硬掩模层转移到临时层之后的示意性剖视侧视图；图5是根据本发明优选实施例的图4的部分形成的集成电路在硬掩模层移除之 后的示意性剖视侧视图；图6是根据本发明优选实施例的图J的部分形成的集成电路在沉积一层间隔件 材料之后的示意性剖视侧视图；图7是根据本发明优选实施例的图6的部分形成的集成电路在间隔件蚀刻之后 的示意性剖视侧视图；图8是根据本发明优选实施例的图7的部分形成的集成电路在移除所述临时层 的剩余部分以留下间隔件图案之后的示意性剖视侧视图；图9是根据本发明优选实施例的图8的部分形成的集成电路在沉积一层嵌段共 聚物溶液之后的示意性剖视侧视图；图10是根据本发明优选实施例的图9的部分形成的集成电路在嵌段共聚物的自 组织之后的示意性剖视侧视图；图11及图12是根据本发明优选实施例的图IO的部分形成的集成电路的示意性 剖视顶视图，其显示通过嵌段共聚物的自组织形成的两个例示性共聚物布置；图13是根据本发明优选实施例的图12的部分形成的集成电路在选择性地移除 两个嵌段共聚物嵌段中的一者之后的示意性剖视侧视图；图14是根据本发明优选实施例的图13的部分形成的集成电路在将嵌段共聚物 界定的图案转移到下伏衬底中之后的示意性剖视侧视图；图15是根据本发明优选实施例的部分形成的集成电路在将嵌段共聚物界定的图案转移到硬掩模层中且然后转移到下伏衬底中之后的示意性剖视侧视图；图16是根据本发明其它优选实施例的部分形成的集成电路在心轴侧壁上形成间 隔件之后的示意性剖视侧视图；图17是根据本发明优选实施例的图16的部分形成的集成电路在沉积一层嵌段 共聚物溶液之后的示意性剖视侧视图；图18是根据本发明优选实施例的图17的部分形成的集成电路在嵌段共聚物的 自组织之后的示意性剖视侧视图；图19是根据本发明优选实施例的图18的部分形成的集成电路在选择性地移除 两个共聚物嵌段中的一者、将剩余的共聚物嵌段形成的图案转移到下伏硬掩模层中 且移除剩余共聚物嵌段之后的示意性剖视侧视图；图20是根据本发明优选实施例的图19的部分形成的集成电路在沉积一层填充 材料以填充间隔件之间的间隔及平坦化以暴露心轴之后的示意性剖视侧视图；图21是根据本发明优选实施例的图20的部分形成的集成电路在移除心轴之后 的示意性剖视侧视图；图22是根据本发明优选实施例的图21的部分形成的集成电路在沉积第二层嵌 段共聚物溶液之后的示意性剖视侧视图；图23是根据本发明优选实施例的图22的部分形成的集成电路在嵌段共聚物的 自组织之后的示意性剖视侧视图；图24是根据本发明优选实施例的图23的部分形成的集成电路在相对于两个共 聚物嵌段物质中的一者且相对于填充材料选择性地移除另一嵌段物质之后的示意性 剖视侧视图；图25是根据本发明优选实施例的图24的部分形成的集成电路在将剩余嵌段所 形成的图案转移到下伏硬掩模层中并移除填充材料之后的示意性剖视侧视图；且图26是根据本发明优选实施例的图25的部分形成的集成电路在将共聚物嵌段 所界定的图案转移到下伏衬底中之后的示意性部视侧视图。
具体实施方式
可使用嵌段共聚物的自组织能力来形成掩模图案。嵌段共聚物由两个或两个以 上化学上不同的嵌段形成。例如，每一嵌段均可由不同的单体形成。所述嵌段优选 地是不混溶或热力学不相容的，例如， 一个嵌段可以是极性的，且另一嵌段可以是 非极性的。由于热力学效应，共聚物将在溶液中自组织以使系统的能量整体地最小 化，此通常导致共聚物相对于彼此而移动，因而(例如)相似的嵌段聚集在一起， 借此形成含有每一嵌段类型或物质的交替区域。例如，如果共聚物由极性及非极性 嵌段形成，则所述嵌段将分离，从而非极性嵌段与其它非极性嵌段聚集且极性嵌段 与其它极性嵌段聚集。应了解，虽然可如下文所述施加热以增大运动速率，但由于嵌段可在不施加引导个别分子运动的外方的情况下移动以形成图案，可将嵌段共聚 物描述为自组织材料。除嵌段物质之间的相互作用之外，嵌段共聚物的自组织可受形貌特征影响，例 如嵌段共聚物所沉积到的表面上的阶梯。例如，由两个不同嵌段物质形成的共聚物一 二嵌段共聚物可形成交替区域，每一区域均由大致不同的嵌段物质形成。当自组织 在阶梯各壁之间的区域中进行时，所述阶梯可与嵌段相互作用，从而使由嵌段形成 的交替区域中的每一者均可平行于所述壁延伸。此自组织可用于形成用于在半导体制造过程期间图案化特征的掩模。例如，可 移除交替区域中的一者，借此留下另一区域来用作掩模。所述掩模可用于图案化例 如下伏半导体衬底中的电气装置的特征。应了解，交替区域的大小与嵌段共聚物的大小有关且可约为纳米级或十纳米级。 可考虑选用各种光刻方法来形成间隔紧密的阶梯特征，例如，X射线、EUV、离子 束及电子束光刻。然而，如上所述对这些方法的应用具有各种技术及实践障碍，从 而使其使用不切实际且极其昂贵。在本发明的优选实施例中，首先界定相对较大的特征且然后从所述相对较大的 特征中获得较小的阶梯特征，而不是在单个光刻步骤中界定阶梯。然后环绕所述阶 梯涂敷嵌段共聚物，且允许嵌段共聚物在阶梯或导轨特征之间的间隔中自组织。随 后选择性地移除某些嵌段。可将剩余的嵌段物质用作用于随后在(例如)集成电路 的制造期间图案化加衬材料的掩模。优选地，使用节距倍增来形成较小阶梯特征。例如，可通过常规的光刻来图案 化相对较大的特征以形成临时占位符或心轴的图案。在心轴各侧上形成间隔件且然 后将心轴移除，留下独立式间隔件图案，其可用作用于引导嵌段共聚物的自组织的 导轨。节距倍增有利地允许形成较小的间隔紧密的阶梯特征，所述阶梯特征还可使用 较新的、相对复杂且昂贵的光刻技术以其它方式形成。有利地，可利用常规的、被 证实的且相对廉价的光刻技术，借此降低成本并增大过程可靠性。此外，嵌段共聚 物的自组织行为允许可靠地形成极小的特征，借此便于形成具有极小特征大小的掩模。例如，可形成具有约50纳米或更小(更优选地约30纳米或更小且更优选地约 20纳米或更小)的临界尺寸的特征。现在将参照图式，其中各图式中相同的编号表示相同的零件。应了解，所述图 式并非一定按比例绘制。在根据优选实施例的方法的第一阶段中，通过节距倍增在衬底上方形成多个间 隔。合适的节距倍增技术在劳瑞(Lowrey)等人发布的美国专利第5,328,810号及由 特兰(Tran)等人在05年8月29日提出申请的美国专利申请案第11/214,544号中有 所描述。这些参考资料的整体揭示内容以引入方式并入本文中。应了解，可应用所 述优选实施例来形成用于制造各种集成电路的掩模。这些集成电路可包含(例如)存储器芯片或计算机处理器。参照图l，图中图解说明部分形成的集成电路100的剖视侧视图。各种层120-140 优选地提供于衬底110上方以便于节距倍增。基于对所述层与将被使用的嵌段共聚物材料的相互作用以及对本文中论述的各种图案形成及图案转移步骤的化学及过程条件的考虑，可优选地选择用于覆盖衬底110的层120-140的材料。由于在节距倍增 期间将上层中的图案优选地转移到下层，所以优选地选择介于可选择性地界定的层 120与衬底110之间的下部掩模层130、 140，从而使所述层可相对于其它暴露的材 料选择性地被蚀刻。应了解，当一种材料的蚀刻速率与周围材料相比至少增大约2-3 倍(优选地至少增大约10倍，更优选地至少增大20倍且最优选地至少增大约40倍) 时，则考虑选择性地或优选地蚀刻所述材料。由于层120-140的一个目的是允许良好 界定的图案形成于衬底110上方，所以应了解，可省去或取代层120-140中的一个或 一个以上层，或在使用合适的其它材料、化学物及/或过程条件的情况下可添加额外 的层。应了解，图案所转移到的"衬底"可包含单个材料层、多个不同材料层、其中 具有不同材料或结构的区域的层等。这些材料可包含半导体、绝缘体、导体或其组 合。例如，所述衬底可包括经掺杂多晶硅、电气装置有源区域、硅化物或金属层， 例如鸨、铝或铜层或其组合。在某些实施例中，下文论述的掩模特征可直接对应于 传导性特征(例如，互连)在衬底中的期望布置。在其它实施例中，所述衬底可以 是绝缘体，且掩模特征的位置可对应于传导性特征之间的绝缘体的期望位置，例如， 在大马士革金属4七(damascene metallization)中。.继续参照图l，可选择性界定的层120覆盖硬掩模或蚀刻终止层130，蚀刻终止 层130覆盖临时层140，临时层140覆盖衬底110。可选择性界定的层120优选地可 光界定，例如，由光致抗蚀剂(其中包含所属技术领域中己知的任何光致抗蚀剂) 形成。例如，所述光致抗蚀剂可以是与157纳米、193纳米、248纳米或365纳米波 长系统、193纳米波长浸渍系统相容的任何光致抗蚀剂。优选光致抗蚀剂材料的实例 包含对氟化氩(ArF)敏感的光致抗蚀剂(即适合与ArF光源一起使用的光致抗蚀剂)， 和对氟化氪(KrF)敏感的光致抗蚀剂(即适合与KrF光源一起使用的光致抗蚀剂)。 ArF光致抗蚀剂优选与利用相对较短波长的光(例如193纳米)的光刻系统一起使用。 KrF光致抗蚀剂优选地与较长波长光刻系统(例如248纳米系统) 一起使用。另外， 虽然节距倍增可消除用昂贵、相对新颖的直接形成技术(例如，极远端紫外系统， 其中包含13.7纳米波长系统，或电子束光刻系统，如果需要也可使用此类系统)界 定极小特征的需要。另外，可使用无掩模光刻(maskless lithography)或无掩模光刻 (masklessphotoHthography)来界定可选择性界定的层120。在其它实施例中，层120 及任何后续抗蚀剂层可由可通过纳米印刷光刻图案化的抗蚀剂形成，例如，通过使 用铸模或机械力在抗蚀剂中形成图案。用于硬掩模层130的材料优选地包括无机材料。例示性材料包含氧化硅(Si02)、硅或介电防反射涂层(DARC)，例如富含硅的氧氮化硅。优选地，硬掩模层130为 介电防反射涂层(DARC)。对形成具有接近光刻技术的分辨率限制的节距的图案来 说，对硬掩模层130使用DARC材料可尤其有利。DARC可通过使光反射最小化来 增强分辨度，由此增加光刻可界定图案边缘的精确度。临时层140优选地由无定形碳形成，无定形碳相对于优选的硬掩模材料提供非 常高的蚀刻选择性。更优选的情况是，无定形碳是这样一种形式的无定形碳其对 光高度透明，且其通过对用于光对准的光的波长透明来提供对此对准的进一步改进。 用于形成此透明碳的技术在A.海布(A. Helmbold) 、 D.迈斯纳(D. Meissner)的固 体薄膜(Thin Solid Films) 283 (1996) 196-203中可见。此参考资料的整体揭示内容 以引用方式并入本文中。参照图2，可光界定的层120暴露给透过十字线的辐射，且然后将其显影以留下 包括由可光界定材料形成的特征122的图案。应了解，所形成的特征122 (例如，线) 的节距等于线122的宽度与相邻间隔124的宽度的和。如果需要，则可使用(例如) 各向同性蚀刻来调节线122的尺寸以减小线122的高度及宽度两者。特征122的节 距可为(例如)约200纳米或约120纳米。参照图3，可光界定层120中的图案被转移到硬掩模层130，借此在硬掩模层130 中形成特征132。特定来说，图3显示隔离的特征122与132。所述图案转移优选地 使用各向异性蚀刻来完成，例如使用碳氟化合物等离子体的蚀刻，但在硬掩模层130 足够薄的情况下，湿(各向同性)蚀刻也可以是合适的。优选的碳氟化合物等离子 体蚀刻化学物包含CFH3、 CF2H2、 CF3H及CF4/HBr。可视情况移除形成可光界定的 层120的抗蚀剂，例如通过等离子体灰化来移除。在所图解说明的实施例中，所述 抗蚀剂移除可推迟且有利地在单个步骤中与临时层140的蚀刻一起有效地执行。参照图4，可光界定层120及硬掩模层130中的图案转移到临时层140以允许间 隔件材料层150 (图6)的沉积。已发现，用于间隔件材料沉积的温度通常过高而使 光致抗蚀剂无法承受。因此，所述图案优选地从可光界定的层120 (图3)中的图案 122转移到临时层140，临时层140由可承受下文论述的用于间隔件材料沉积及蚀刻 的过程条件的材料形成。除具有比光致抗蚀剂更高的耐热性之外，优选地选择形成 临时层140的材料以使其可相对于用于将要形成的间隔件152 (图7)的材料及任何 下伏材料(例如，衬底IIO)被选择性地移除。如上所述，层140优选地由无定形碳 形成，且更优选地由透明碳形成。修改的可光界定的层120中的特征122的图案优选地使用含有02的等离子体 (例如，含有SOh 02及Ar的等离子体)转移到临时层140。其它合适的蚀刻化学 物包含含有CV(VSiCl4或SiCV(VN2或HBr/02/N2/SiCl4的等离子体。有利地，所述 含有S02的等离子体可以比蚀刻硬掩模层130的速率大20倍(且更优选地大40倍) 的速率来蚀刻优选临时层140的碳。 一种含有S02的适合的等离子体描述于艾巴契 夫(Abatchev)等人在2004年8月31日提出申请的美国专利申请案第10/931,772号中，其整体揭示内容以引用方式并入本文中。应了解，所述含有S02的等离子体可同时地蚀刻临时层140且还移除由可光界定的层120形成的特征122。临时层140 中所形成的线142组成所述占位符或心轴，沿所述占位符或心轴将形成间隔件152 的图案(图7)。参照图5，可移除来自硬掩模层130 (图4)的材料132以便于通过留下经暴露 以用于随后蚀刻的临时层140来随后形成间隔件。可使用经缓冲氧化物蚀刻(BOE) 来移除优选的硬掩模层130，所述经缓冲氧化物蚀刻为包括HF及NH4F的湿蚀刻。接下来，如图6所示，间隔件材料层150优选地保形地毯覆沉积在已暴露表面 上方，所述已暴露表面包含硬掩模层130 (如果仍存在)及心轴142的顶部及侧壁。 所述间隔件材料可以是可充当用于将图案转移到下伏衬底110的掩模的任何材料， 且允许相对于嵌段共聚物的一个或一个以上嵌段物质的蚀刻选择性，如下文所论述。 所述间隔件材料可优选地l)以良好的阶梯覆盖沉积；及2)在与临时层140相容的竭 度下沉积。优选的材料包含硅、氧化硅及氮化硅。在所图解说明的实施例中，间隔 件材料可以是氧化硅，其提供与掩模堆栈的其它选定材料结合的特定优点。用于间隔件材料沉积的优选方法包含化学气相沉积(例如，使用03及TE0S来 形成氧化硅)及原子层沉积(例如，使用硅前驱物及氧或氮前驱物来分别形成氧化 硅或氮化硅)。层150的厚度优选地基于间隔件152的期望宽度来确定(图8)。优 选地，阶梯覆盖约为80%或更大，且更优选地约为90%或更大。有利地，原子层沉 积允许对已沉积层150的厚度的高度控制。此控制在形成嵌段共聚物的导轨时可尤 为有益，因为嵌段共聚物的自组织受到已沉积嵌段共聚物材料的厚度影响且因为间 隔件152的高度优选地足够接近(将要沉积的)嵌段共聚物材料的厚度以允许一些 嵌段共聚物材料覆盖间隔件152且同时仍与间隔件152之间的共聚物材料连续。有 利地，如下文所述，使共聚物材料覆盖间隔件152可提供共聚物材料的蓄存器，所 述蓄存器可防止共聚物在共聚物自组织期间耗尽。参照图7，然后使氧化硅间隔件层150经受各向异性蚀刻以将间隔件材料从部分 形成的集成电路100的水平表面154移除。这一蚀刻也可称为间隔件蚀刻，可使用 碳氟化合物等离子体(例如，含有CF4/CHF3、 C4VCH2F2或CHF3/Ar的等离子体) 来执行。参照图8，接下来移除心轴或临时占位符142 (图7)以留下独立式间隔件152。 使用有机剥离工艺来选择性地移除心轴142。优选的蚀刻化学物包含含氧等离子体蚀 刻，例如使用S02的蚀刻。如上所述，间隔件152的高度可影响如下文所述的嵌段共聚物的组织。因此， 可视情况修整间隔件152，例如，使用各向异性蚀刻。在其它实施例中，可选定心轴 142 (图6)的高度及/或临时层140 (图l)的厚度以形成期望高度的间隔件152。继续参照图8，由此已完成节距倍增。在所图解说明的实施例中，间隔件152 的节距大约为光致抗蚀剂线122及通过光刻最初形成的间隔件124 (图2)的一半。例如，当光致抗蚀剂线122具有约400纳米的节距时，可形成具有约200纳米或更 小的节距的间隔件152。在某些实施例中，当光致抗蚀剂线122具有约200纳米的节 距时，可形成具有约100纳米或更小的节距的间隔件152。接下来应用嵌段共聚物且便于嵌段共聚物自组织以在衬底110上方形成掩模图 案。 一种用于形成自组织嵌段共聚物图案的合适的方法揭示于2004年9月的"纳米 技术中的嵌段、IEE处理(Block, IEE Transactions in Nanotechnology)"第3巻第3 号中。所述参考资料的整体揭示内容以引用方式并入本文中。参照图9，嵌段共聚物材料薄膜160沉积于间隔件152之间及上方。所述共聚物 包括共聚物材料嵌段，其可相对于彼此选择性地蚀刻且可以期望的及可预测的方式 自组织，例如，所述嵌段优选地不可溶合且在适当条件下会分离以形成主要含有单 个嵌段物质的域。在所图解说明的例示性实施例中，共聚物为二嵌段共聚物，其包 括(例如)聚苯乙烯(PS)及聚甲基丙烯酸甲酯(PMMA) ， PS:PMMA的比为70:30 且总分子量为64 kg/mo1。所述二嵌段共聚物可被溶解在溶剂(例如，甲苯)中来提 供。优选地，所述共聚物大致为相同的大小及成分，以增大通过共聚物的自组织形 成的图案的可预测性及规律性。应了解，每一二嵌段共聚物的总大小及组成嵌段与 共聚物的比优选地经选定以便于自组织且形成具有期望尺寸的经组织嵌段域。嵌段 共聚物具有固有的共聚物长度标度，即薄膜中共聚物的平均端到端长度，其中包含 任何巻绕或纽结，所述长度支配嵌段域的大小。可使用较长的共聚物来形成较大的 域且可使用较短的共聚物来形成较小的域。可通过各种方法来沉积嵌段共聚物，其 中包含(例如)旋转涂布、旋转浇铸、刷涂或气相沉积。可基于将由共聚物形成的期望图案来选择共聚物薄膜160的厚度。应了解，当 达到与聚合物长度标度及其中设置聚合物的环境相关的特定厚度(例如，间隔件152 之间的距离及间隔件152的高度)时，共聚物将通常定向以形成交替的大致薄片状 的域，所述域形成平行线，在俯视图(图11)中可观察到。此类薄片可用于图案化 (例如)互连，或者所述薄片的侧向延伸部分可限于形成隔离的特征，例如晶体管 栅极。当达到与聚合物长度标度及其中设置共聚物的环境相关的特定厚度以上时， 共聚物通常将定向以形成垂直延伸的柱(例如圆柱体)或球体(图12)。所述圆柱 体可有利地用于图案化隔离的特征，例如通孔或晶体管栅极。因此，可有利地通过 适当地选择共聚物薄膜厚度来选定将要形成的图案。或者，可更改例如共聚物合成 物或过程条件等其它变量来便于形成垂直延伸的柱或既定厚度的水平延伸的薄片， 这可通过适当地选择共聚物的各嵌段以及衬底的各表面之间的界面相互作用来实 现。薄膜160的厚度可大于、等于或小于间隔件152的高度。如下文所述，大于间 隔件高度的厚度可具有提供共聚物蓄存器的优点。在其它实施例中，等于或更优选 地小于间隔件高度的厚度可因在间隔件152之间形成隔离的共聚物岛而有利，借此 防止共聚物在所述岛之间交叉扩散。对于形成薄片来说，共聚物薄膜厚度优选地约小于共聚物的长度标度。例如，在所图解说明的实施例中，共聚物长度标度约为35纳米且薄膜的厚度优选地约35 纳米或更小，更优选地约30纳米或更小，且最优选地约25纳米或更小。在一个实 施例中，所述厚度约为20纳米。参照图IO，允许共聚物薄膜160中的嵌段共聚物自组织。可通过对经部分制造 的集成电路100退火来便于及加速自组织。优选地，选择足够低的退火温度以防止 不利地影响嵌段共聚物或经部分制造的集成电路100。在所图解说明的实施例中，所 述退火优选地在低于约250°C的温度下执行，更优选地在低于200°C的温度下且最 优选地在约180°C的温度下执行。有利地，退火还可导致共聚物的交联，借此稳定 共聚物以用于随后蚀刻及图案转移步骤。图IO显示退火之后形成的薄片图案。 一个嵌段物质(例如，PS)的域162与另 一嵌段物质(例如，PMMA)的域164在间隔件152之间交替。应了解，嵌段域的 大小由形成所述嵌段域的嵌段物质的大小确定。参照图ll，图中显示图IO的经部分制造的集成电路的俯视图。图中可见PS域 162与PMMA域164交替。域162与164两者均沿间隔件152的长度延伸。参照图12，在其它实施例中，选择共聚物薄膜160 (图9)的厚度以形成垂直延 伸的圆柱体(或其它隔离的柱形，其中包含具有矩形或方形水平横截面的柱)，其 中包括PS及PMMA。从俯视图中可看出，所得的布置具有由PMMA的区域164a 环绕的PS区域162a。这一布置可用于形成(例如)接触通孔。另外，在某些布置中 可有利地应用所述柱来图案化特征阵列，尤其是密集的图案阵列，例如用于存储器 应用(其中包含DRAM)的电容器。在此类布置中，所述柱可具有矩形或方形的水 平横截面，其可因提供较高表面积结构而具有优点。参照图13，图10及11的PMMA域164被选择性地移除，只留下间隔件152 及PS域162。所述移除可通过执行湿蚀刻(例如，使用乙酸作为蚀刻剂)来完成。 在其它实施例中，当所述域中的一者可在比另一者更快的速率下被蚀刻时，干蚀刻 或各向异性蚀刻可是适当的。应了解，所得特征的尺寸可不同，这取决于所使用的 共聚物的大小及工艺条件。在某些实施例中，所得图案可有利地包括具有约20纳米 的临界尺寸的PS域，所述域由约20纳米的间距隔开。应了解，在其它实施例中， 可替代地移除PS域162及/或间隔件152，借此留下PMMA域164，可具有或不具 有间隔件152。'参照图14，间隔件152及域162可用作处理下伏衬底110的掩模。例如，可使 用(例如)各向异性蚀刻通过所述掩模蚀刻衬底IIO，所述各向异性蚀刻相对于间隔 件152及域162两者选择性地蚀刻衬底以将掩模中的图案转移到衬底110。在一个实 例中，当间隔件152由氧化硅形成且衬底110由硅形成时，可相对于间隔件152且 相对于嵌段域162使用基于氟的干蚀刻化学物(例如，用于相对于光致抗蚀剂选择 性地移除硅层的化学物)选择性地蚀刻衬底110。应了解，当衬底IIO包括不同材料 的层时，如果单个化学物不足以蚀刻所有所述不同材料，则可使用一系列不同的化学物(优选地为干蚀刻化学物)来连续地蚀刻穿透这些不同层。还应了解，根据所使用的化学物，可蚀刻间隔件152及域162。因此，参照图15，在某些实施例中， 可在蚀刻衬底110之前，将由间隔件152及域162形成的图案转移到下伏硬掩模层 170，从而具有相对于衬底材料良好的蚀刻选择性。虽然本发明不受理论限制，但应了解，出于在类似于材料的相分离的过程中的 热力学考虑，不同的嵌段物质可自聚集。所述自组织由间隔件152 (图9)引导，间 隔件152促使嵌段共聚物的各组成嵌段沿间隔件152的长度自我定向。应了解，所 述自组织可致使对共聚物物质的更有效包装，因而当共聚物薄膜160延伸过大的范 围时，可用于自组织的共聚物可被耗尽，从而导致所述范围中间的区域不会形成有 经组织的共聚物。在某些实施例中，还应了解，共聚物薄膜160优选地足够厚以在 间隔件152上方延伸以提供用于在间隔件152之间进行的自组织的共聚物蓄存器。 此外，优选地选择间隔件152之间足够小的距离以使在大范围内进行的耗尽效应最 小化。在其它实施例中，位于间隔件152上方的蓄存器区域可被放大以超过间隔件 152。这一放大可具有在相对间隔较远的间隔件152之间形成良好界定的嵌段域的优占。y 、、、 o参照图16，参照图1-6显示的步骤可用于在心轴142的各侧上形成间隔件152， 从而形成经部分制造的集成电路102。间隔件152及心轴142覆盖硬掩模层112，硬 掩模层112覆盖衬底110。参照图17，由嵌段共聚物材料制成的第一层162沉积于间隔件152之间且同时 沉积于间隔件152及心轴142上方。有利地，心轴142提供相对较大的表面积以允 许形成由嵌段共聚物材料制成的较大蓄存器164。所述嵌段共聚物材料可类似于上文 所论述的嵌段共聚物材料，其中包括(例如)PS及PMMA，且可具有如上所述的选 定的厚度。参照图18，允许共聚物自组织，所述自组织可通过(例如)将经部分制造的集 成电路102退火来加速。在自组织之后，在间隔件152之间的开放空间中形成第一 组交替的一个嵌段物质(例如，PS)的域162与另一嵌段物质(例如，PMMA)的 域164。参照图19，选择性地移除某些嵌段域(例如，嵌段域164)，将剩余的域162 所界定的图案转移到下伏硬掩模层112 (例如，通过选择用于硬掩模层112的各向异 性蚀刻)，且还移除域162，只留下硬掩模层112中的特征114的图案。应了解，在 俯视图中，特征114可以是线或圆柱体，如图11及12中所示。参照图20，填充层116沉积在特征114周围及上方以填充间隔件152之间的间 隔。填充层116优选地由平坦化材料形成，所述平坦化材料可被旋涂且可填充特征 114之间的间隙。用于填充层116的平坦化材料的实例包含光致抗蚀剂或旋涂式电介 质(SOD)。可通过(例如)化学机械抛光来平坦化填充层116，或回蚀填充层116以确保心轴142已暴露，如图中所图解说朋。参照图21，选择性地移除心轴142。参照图22，沉积第二共聚物材料层180。 所述共聚物材料优选地占据间隔件152之间的开放空间且还覆盖层116的剩余部分， 从而在那些区域上方形成共聚物材料蓄存器184。应了解，所述共聚物材料可与经沉 积以形成层162 (图17)的材料相同，尽管用于层180与162的材料在某些实施例 中可不同。参照图23，共聚物层180中的共聚物在(例如)退火期间自组织以形成第二组 交替的嵌段域186与188。参照图24，所述域中的一者(例如，域186)被选择性地 移除，只留下域188。参照图25，由域188界定的图案被转移到下伏硬掩模层112 (例如，通过选择 以用于硬掩模层112的各向异性蚀刻)且填充层116的剩余部分被移除。根据过程 参数及嵌段共聚物材料的各嵌段彼此之间以及与暴露的表面的相互作用，特征114 及188在俯视图中可分别呈现为线或隔离的圆柱体(图11及12)。有利地，在其它实施例中，因为特征114及188已单独地形成，所以可通过建 立期望类型的图案的适当条件来使这些特征组织成不同图案。例如，特征114可形 成圆柱体的图案，而特征188可形成线的图案。可通过使用不同的共聚物合成物形 成特征114或188中的每一者，或通过以减小间隔件152的高度的方式增大嵌段形 成线的趋势(例如，在暴露心轴142 (图20)的CMP或回蚀工艺期间)来将此完成。 另外，特征114或188 (不论是线且/还是垂直柱)的大小及/或其之间的间距，可有 利地通过(例如)适当地选择化学物质及过程条件而不同。参照图26,间隔件152及域114及152可用作用于处理下伏衬底110的掩模。 如图中所图解说明，可使用(例如)可选择以用于形成衬底110的材料的各向异性 蚀刻将由域114及152界定的图案转移到衬底110。如上所述，在某些实施例中，在 将所述图案转移到衬底110之前可首先将其转移到一个或一个以上中间硬掩模层(未 显示)。应了解，可能对所述优选实施例做出各种修改。例如，虽然已在二嵌段共聚物 的背景下作出论述，但所述共聚物可由两个或两个以上嵌段物质形成。此外，虽然 所图解说明的实施例的嵌段物质由不同单体形成，但嵌段物质可共用单体。例如， 嵌段物质可由不同组单体形成，其中的某一些是相同的，或者可由相同单体形成， 但在每一嵌段中的分布不同。优选地，所述不同组单体形成具有不同特性的嵌段， 所述嵌段可促进共聚物的自组织。在某些实施例中，可省去覆盖衬底的硬掩模及/或临时层。例如，可光界定的材 料可由与形成间隔件的温度及其它条件相容的材料形成或被所述材料取代。然而， 在所图解说明的实施例中，硬掩模及间隔件层优选地用于允许高质量图案转移且用 于形成高质量间隔件。另外，虽然通过一个掩模层的"处理"优选地涉及蚀刻下伏层，但通过多个掩模层的处理可涉及使下伏在掩模层下的层经历任何半导体制造工艺。例如，处理可 涉及通过掩模层到下伏层的离子植入、扩散掺杂、沉积或湿蚀刻等。另外，掩模层 可用作化学机械抛光(CMP )的终止层或阻挡层，或可对所述层中的任一者执行CMP以允许对下伏层的平坦化及蚀刻两者，如在2005年3月28日提出申请的美国临时 专利申请案第60/666,031号中所论述，其整体揭示内容以引用方式并入本文中。另外，虽然优选实施例已如所图解说明应用到制造集成电路的例示性序列，但 应了解，所述优选实施例可在期望形成具有极小特征的图案时用于各种其它应用。 例如，所述优选实施例可用于形成光栅、磁盘驱动、存储媒体或模板或用于其它光 刻技术的掩模，其中包含X射线或印刷光刻。因此，所属技术领域的技术人员应了解，可对上文所描述的方法及^^构作出各 种其它省略、添加及修改而不背离本发明的范围。希望所有此类修改及改变均在如 所附权利要求书所界定的本发明的范围内。
权利要求
1、一种用于在半导体衬底上方形成图案的方法，所述方法包括提供覆盖所述半导体衬底的多个经节距倍增的特征；在所述经节距倍增的特征之间提供自组织材料；及分离形成所述自组织材料的化学物质。
2、 如权利要求l所述的方法，其中提供所述多个经节距倍增的特征包括 在所述衬底上方提供多个心轴； 在所述心轴的侧壁上形成间隔件；及移除所述心轴以留下构成所述多个经节距倍增的特征的独立式间隔件。
3、 如权利要求2所述的方法，其中提供所述多个心轴包括 在光致抗蚀剂层中形成图案；及将所述光致抗蚀剂图案转移到所述衬底上方的临时层，其中所述临时层中的特 征构成所述心轴。
4、 如权利要求l所述的方法，其中所述自组织材料包括嵌段共聚物。
5、 如权利要求4所述的方法，其中分离化学物质包括形成重复的区域图案，每 一区域由形成所述嵌段共聚物的一部分的嵌段物质形成。
6、 如权利要求4所述的方法，其中所述嵌段共聚物包括二嵌段共聚物。
7、 如权利要求6所述的方法，其中所述二嵌段共聚物包括聚苯乙烯。
8、 如权利要求7所述的方法，其中所述二嵌段共聚物包括聚甲基丙烯酸甲酯。
9、 如权利要求4所述的方法，其进一步包括选择性地移除形成所述嵌段共聚物 的一部分的嵌段物质。
10、 如权利要求9所述的方法，其进一步包括将由形成所述嵌段共聚物的一部 分的剩余嵌段物质界定的图案转移到所述半导体衬底中。
11、 如权利要求10所述的方法，其中将所述图案转移到所述衬底界定存储器装 置的特征。
12、 如权利要求10所述的方法，其中将所述图案转移到所述衬底界定计算机处 理器的特征。
13、 如权利要求1所述的方法，其中分离化学物质包括执行退火。
14、 一种用于形成掩模图案的方法，所述方法包括 通过节距倍增形成多个间隔件； 在所述间隔件之间沉积薄膜；及对所述薄膜进行退火以在所述薄膜内形成重复的特征图案。
15、 如权利要求14所述的方法，其中所述特征包括垂直薄片。
16、 如权利要求14所述的方法，其中所述特征包括隔离的柱。
17、 如权利要求16所述的方法，其中所述隔离的柱包括垂直圆柱体。
18、 如权利要求14所述的方法，其中所述特征包括球体。
19、 如权利要求14所述的方法，其中所述薄膜至少部分地覆盖所述间隔件。
20、 如权利要求14所述的方法，其中沉积所述薄膜包括旋转浇铸溶液。
21、 如权利要求14所述的方法，其中所述薄膜的厚度约为35纳米或更小。
22、 如权利要求21所述的方法，其中所述厚度约为30纳米或更小。
23、 如权利要求22所述的方法，其中所述厚度约为25纳米或更小。
24、 如权利要求14所述的方法，其中所述薄膜包括溶液，所述溶液包括嵌段共 聚物。
25、 如权利要求24所述的方法，其中对所述薄膜进行退火包括导致形成所述嵌 段共聚物的嵌段的分离。
26、 如权利要求14所述的方法，其进一步包括将所述薄膜暴露于蚀刻剂以选择 性地移除所述重复的特征图案中间的薄膜材料。
27、 如权利要求26所述的方法，其进一步包括通过所述重复的特征图案处理下 伏材料层。
28、 如权利要求27所述的方法，其中处理所述下伏材料层包括以各向异性方式 蚀刻下伏衬底。
29、 如权利要求27所述的方法，其中处理所述下伏材料层包括将所述重复的图 案转移到硬掩模层中。
30、 如权利要求29所述的方法，其进一步包括将所述重复的图案转移到衬底中。
31、 一种用于半导体制造的方法，所述方法包括 提供具有约200纳米或更小节距的多个线；及 在所述多个线之间形成包括嵌段共聚物的图案。
32、 如权利要求31所述的方法，其中提供所述多个线包括执行节距倍增以形成 所述线。
33、 如权利要求31所述的方法，其中所述节距约为IOO纳米或更小。
34、 如权利要求31所述的方法，其进一步包括选择性地移除形成所述嵌段共聚 物的至少一个嵌段。
35、 如权利要求31所述的方法，其中形成所述图案包括对包括所述嵌段共聚物 的薄膜进行退火。
36、 如权利要求35所述的方法，其中所述薄膜具有约小于所述嵌段共聚物的长 度标度的厚度。
37、 如权利要求31所述的方法，其中所述嵌段共聚物由不混溶嵌段形成。
38、 如权利要求31所述的方法，其中所述线包括硅。
39、 如权利要求38所述的方法，其中所述线包括氧化硅。
40、 一种用于掩模形成的方法，所述方法包括.-在半导体衬底上方提供间隔件图案；提供在所述间隔件的对之间延伸的均匀掩模材料薄膜；.将所述均匀薄膜转换为经图案化薄膜，所述经图案化的薄膜包括由掩模材料部 分界定的图案；及将所述掩模材料暴露于蚀刻剂以在所述暴露的掩模材料中形成空洞图案。
41、 如权利要求40所述的方法，其中提供所述间隔件图案包括执行节距倍增。
42、 如权利要求40所述的方法，其中提供所述间隔件图案包括提供多个独立式 间隔件。
43、 如权利要求40所述的方法，其中提供所述间隔件图案包括在心轴的侧壁上 提供间隔件。
44、 如权利要求43所述的方法，其进一步包括在暴露所述掩模材料之后移除所 述心轴。
45、 如权利要求44所述的方法，其进一步包括在移除所述心轴之后沉积第二掩 模材料层。
46、 如权利要求45所述的方法，其进一步包括自分离所述第二掩模材料层的掩 模材料部分以形成由所述第二掩模材料层的所述掩模材料部分界定的图案，其中自 分离在所述心轴先前所占据的体积中进行。
47、 如权利要求40所述的方法，其中转换所述均匀薄膜包括在暴露所述掩模材 料之前促成形成所述掩模的化学物质的自分离，其中促成所述自分离将所述掩模材 料组织成域，所述域的每一者主要由形成所述化学物质的不同部分形成。
48、 如权利要求47所述的方法，其中化学物质为嵌段共聚物，其中所述部分为 形成所述共聚物的嵌段，且其中将所述掩模材料暴露于蚀刻剂选择性地移除形成所 述嵌段共聚物的嵌段物质。
49、 如权利要求48所述的方法，其中所述均匀掩模材料具有足以允许在所述掩 模材料内形成垂直薄片的厚度。
50、 如权利要求48所述的方法，其中所述均匀掩模材料具有足以导致在所述掩 模材料内形成垂直圆柱体的厚度。
51、 如权利要求40所述的方法，其中将所述掩模材料暴露于所述蚀刻剂包括执 行干蚀刻。
52、 如权利要求40所述的方法，其中将所述掩模材料暴露于所述蚀刻剂包括执 行湿蚀刻。
53、 如权利要求52所述的方法，其中所述蚀刻剂包括乙酸。
54、 如权利要求40所述的方法，其中所述剩余的掩模材料包括具有约50纳米 或更小的临界尺寸的线。
55、 如权利要求54所述的方法，其中所述临界尺寸约为30纳米或更小。
56、 如权利要求55所述的方法，其中所述临界尺寸约为20纳米或更小。
57、 一种半导体处理方法，所述方法包括在半导体衬底上方形成第一组嵌段域，所述第一组包括多个单独群组的嵌段域， 每一群组包括多个嵌段域，所述嵌段域大致由嵌段共聚物的相似嵌段形成；及随后在所述单独群组的嵌段域之间的空间中形成第二组嵌段域。
58、 如权利要求57所述的方法，其中形成所述第一组包括 在所述半导体衬底上方提供用于共聚物对准的多个单独导轨； 在所述导轨之间的空间中沉积第一嵌段共聚物层；及 从所述空间中的所述嵌段共聚物形成所述第一组嵌段域。
59、 如权利要求58所述的方法，其中形成所述嵌段域包括对所述嵌段共聚物进 行退火。
60、 如权利要求58所述的方法，其进一步包括将由所述第一组嵌段域形成的图 案转移到下伏硬掩模层中以在所述硬掩模层中界定特征。
61、 如权利要求60所述的方法，其进一步包括在所述硬掩模层中的所述特征的 周围及上方沉积填充物材料。
62、 如权利要求61所述的方法，其进一步包括部分地移除所述填充物材料以暴 露所述单独的导轨。
63、 如权利要求62所述的方法，其中部分地移除所述填充物材料包括执行化学 机械抛光工艺。
64、 如权利要求62所述的方法，其中部分地移除所述填充物材料包括执行回蚀 工艺。
65、 如权利要求58所述的方法，其进一步包括将所述导轨暴露于蚀刻剂以打开 所述导轨的边缘之间的中心区域，从而形成所述单独群组的嵌段域之间的所述空间。
66、 如权利要求65所述的方法，其进一步包括在所述空间中形成所述第二组嵌 段域之前在所述空间中沉积第二嵌段共聚物层。
67、 如权利要求66所述的方法，其中所述第一及第二嵌段共聚物层包括相同的 嵌段共聚物。
68、 如权利要求67所述的方法，其中所述嵌段共聚物由聚苯乙烯及聚甲基丙烯 酸甲酯的嵌段形成。
69、 如权利要求66所述的方法，其中所述导轨包括设置在多个单独的心轴中的 每一者的侧壁上的间隔件；
70、 如权利要求66所述的方法，其中将所述导轨暴露于蚀刻剂包括选择性地移 除所述心轴。
71、 如权利要求66所述的方法，其进一步包括将由所述第二组嵌段域形成的图 案转移到下伏硬掩模层中。
72、 如权利要求66所述的方法，其进一步包括将由所述第一及所述第二组嵌段 域形成的图案转移到所述下伏衬底中。
73、 如权利要求66所述的方法，其中所述第一组嵌段域形成选自由垂直薄片、 隔离的柱或垂直圆柱体组成的群组的特征。
74、 如权利要求73所述的方法，其中所述第二组嵌段域形成选自由垂直薄片、 隔离的柱或垂直圆柱体组成的群组的特征。
75、 如权利要求74所述的方法，其中所述第一及所述第二组嵌段域形成相同类 型的特征。
76、 一种经部分制造的集成电路，其包括用于共聚物对准的多个导轨，其覆盖半导体衬底，所述导轨具有约200纳米或 更小的节距；及嵌段共聚物，其设置在所述多个共聚物导轨之间。
77、 如权利要求76所述的经部分制造的集成电路，其中所述用于共聚物对准的 导轨为经节距倍增的间隔件。
78、 如权利要求76所述的经部分制造的集成电路，其中所述节距约为IOO纳米 或更小。
79、 如权利要求76所述的经部分制造的集成电路，其中所述嵌段共聚物由两种 嵌段类型形成。
80、 如权利要求79所述的经部分制造的集成电路，其中所述嵌段界定具有约50 纳米或更小的临界尺寸的线。
81、 如权利要求80所述的经部分制造的集成电路，其中所述临界尺寸约为30 纳米或更小。
82、 如权利要求81所述的经部分制造的集成电路，其中所述临界尺寸约为20 纳米或更小。
83、 如权利要求79所述的经部分制造的集成电路，其中所述嵌段部分包含聚甲 基丙烯酸甲酯。
84、 如权利要求79所述的经部分制造的集成电路，其中所述嵌段部分包含聚苯 乙烯。
85、 如权利要求76所述的经部分制造的集成电路，其中所述导轨包括硅。
86、 如权利要求85所述的经部分制造的集成电路，其中所述导轨包括氧化硅。
全文摘要
一种在集成电路制造期间形成于经部分制造的集成电路(102)上的具有格外小特征的图案。所述图案包括由例如二嵌段共聚物等自组织材料形成的特征(162)、(164)。所述共聚物的组织由已通过节距倍增工艺形成的间隔件(152)引导，其中所述间隔件(152)形成于牺牲心轴(142)的各侧处，所述牺牲心轴随后被移除以留下间隔开的独立式间隔件(152)。在间隔件(152)之间的空间中及上方沉积由两种不混溶嵌段物质组成的二嵌段共聚物。使所述共聚物自组织，其中每一嵌段物质均与相同类型的其它嵌段物质聚集。
文档编号H01L21/308GK101405216SQ200780009806
公开日2009年4月8日 申请日期2007年5月14日 优先权日2006年3月23日
发明者古尔特杰·S·桑胡 申请人:美光科技公司