在用于减少rc延迟的介电层中产生气隙的方法和装置的制作方法

专利名称：在用于减少rc延迟的介电层中产生气隙的方法和装置的制作方法
技术领域：
本发明的实施例一般涉及集成电路的制造。本发明的实施例尤其涉及用于 形成包括具有低介电常数的介电材料的多层互联结构的方法。
背景技术：
自从几十年前首次提出集成电路以来，集成电路几何结构在尺寸上已经急 剧降低。此后，集成电路遵循了两年/ 一半尺寸的规则(通常称作摩尔定律)， 这意味着芯片上的器件数量每两年增加一倍。现在，制造设备是具有0.1 um 特征尺寸的常规制造装置，而未来的设备马上将是具有甚至更小特征尺寸的制
诰想罟 迫农且。
由于相邻金属线之间的电容耦合必须被降低以进一步降低集成电路上器 件的尺寸，因此器件几何尺寸的不断降低已经对具有低介电常数(k)值的膜 产生需求。例如，CMOS (互补型场效应晶体管)器件的縮放需要BEOL (生 产线的后端工序)互联中RC (电阻电容)延迟的持续降低。为了满足该需求， 用在BEOL中的绝缘层的介电常数必须进一步降低。
在过去的10—15年里，半导体产业在降低绝缘层介电常数方面经历了多 个周期，从使用具有1^4.2的纯的二氧化硅(Si02)到今天的多孔碳掺杂的氧 化硅膜，其包括硅、碳、氧和氢(共同称作SiCOH)， k=2.4。常规技术通常使 用两种方法降低k值(1)添加碳到Si02矩阵中和(2)增加孔隙率。但是 这些降低k值的方法导致与Si02相比较低的机械特性，这些低机械特性诸如 低模量和低硬度使得在双镶嵌流程中难以将这种膜与金属线例如铜线结合到 一起，双镶嵌通常用在形成BEOL互联中。此外，未来技术(32nm节点和以 下)将需要在SiCOH膜中更高的孔隙率。但是，具有高孔隙率损失机械特性 将意味着对于这种类型膜k下限为 2.0。
因此考虑到集成电路特征尺寸的持续降低和常规方法中现存的问题，对于 形成具有低于2.0介电常数的介电层的方法仍存在需求。

发明内容
本发明主要提供一种用于在互联材料中在导电线周围的介电层中形成气 隙的方法。
一个实施例提供了一种用于形成半导体结构的方法，包括在基板上沉积第 一介电层，在第一介电层中形成沟槽，用导电材料填充沟槽，平坦化导电材料 以暴露出第一介电层，在导电材料和暴露出的第一介电层上沉积介电阻挡膜， 在介电阻挡膜上方沉积硬掩膜层，在介电阻挡膜和硬掩膜层中形成图案以暴露 出基板的所选区域，氧化在基板所选区域中的至少一部分第一介电层，去除第 一介电层的氧化部分以在导电材料周围形成倒转沟槽，以及在倒转沟槽中沉积 第二介电材料的同时在倒转沟槽中形成气隙。
在另一实施例中，多孔介电材料用于形成沟槽，电子束处理用于氧化多孔 介电材料。
另一实施例提供了一种用于形成具有气隙的介电结构的方法，包括在基 板上沉积第一介电层，在第一介电层上沉积第二介电层，在第一和第二介电层 中形成沟槽通孔结构，其中通孔形成在第一介电层中，而沟槽形成在第二介电 层中，用导电材料填充沟槽通孔结构，平坦化导电材料以暴露出第二介电层， 在导电材料和暴露出的第二介电层上沉积介电阻挡膜，在介电阻挡膜和硬掩膜 层中形成图案以暴露出基板的所选区域，去除在基板所选区域中的第二介电层 以在填充在沟槽中的导电材料周围形成倒转沟槽，以及在倒转沟槽中沉积介电 材料的同时在倒转沟槽中形成气隙。


因此通过参考实施例能更详细理解本发明上述特征的方式、本发明更加特 定的描述、以上的发明内容可，附图中示出了一些实施例。然而，应注意附图 仅示出了本发明的典型实施例，且由于本发明可允许其他等效实施例，因此不 应认为其限制了本发明的范围。
图1是示出根据本发明一个实施例用于在互联中形成气隙的方法的流程
图2A是示出根据本发明 一个实施例用于形成沟槽通孔结构的处理顺序的流程图2B是示出根据本发明另一个实施例用于形成沟槽通孔结构的处理顺序 的流程图3A是示出根据本发明一个实施例用于去除部分介电材料的处理顺序的 流程图3B是示出根据本发明另一实施例用于去除部分介电材料的处理顺序的 流程图4A是示出根据本发明一个实施例用于形成具有气隙的介电层的处理顺 序的流程图4B是示出根据本发明另一实施例用于形成具有气隙的介电层的处理顺 序的流程图5A—5G示意性示出了根据本发明一个实施例形成具有气隙的基板叠
层；
图6A—6C示意性示出了根据本发明另一实施例形成具有气隙的基板叠
层；
图7示意性示出了使用图2B的处理顺序所形成的具有沟槽通孔结构的基 板叠层。
图8A—8B示意性示出了根据本发明一个实施例具有气隙的基板叠层的 形成。
图9A—9B示意性示出了根据本发明一个实施例具有气隙的基板叠层的 形成。
图10示意性示出了具有有效介电常数的气隙部分和k-5.1的阻挡介电层 的电容减低比率的关系。
图11示意性示出了具有有效介电常数的气隙部分和k=2.5的阻挡介电层 的电容减低比率的关系。
为了便于理解，可能的情况下，已经使用相同图标表示图中共用的相同的 元件。将预期在一个实施例中公开的元件可有利地用在其他实施例中而不需特 别说明。
具体实施方式
本发明的实施例提供了在导电线之间形成气隙的方法以降低介电常数k
并降低BEOL互联中的RC延迟。
本发明的实施例提供了在制造互连期间在沟槽平面形成气隙的方法。该方 法包括在多孔低k介电材料中形成导电线，然后去除部分多孔低k介电材料以 在导电线周围产生沟槽，以及在其中沉积不均匀的介电材料的同时在导电线周 围的沟槽中形成气隙。根据在介电材料中的气隙部分，介电材料的介电常数可 降低约25%至约50%。本发明的方法可扩展多孔低k介电材料的应用以制造 具有22nm和更小临界尺寸的器件。由于形成气隙的步骤容易结合到镶嵌工艺 的流程中，因此该方法可用于任一沟槽层且可经济地实施。
图1是根据本发明一个实施例示出在互联中形成气隙的方法100的流程 图。BEOL互联通常包括多层互联结构，典型地包括导电材料和电介质的交替 的沟槽层和通孔层。沟槽层通常是指具有导电线形成于其中的介电膜。通孔层 是具有小金属通路的介电层，该金属通路提供从一个沟槽层到另一个沟槽层的 电路经。该方法100可用在任一层互联中。
在方法100的步骤110中，在低k多孔介电材料中形成具有金属结构的沟 槽层。沟槽层可通过自身形成，例如形成在于半导体基板中形成的器件的接触 层上方。在其他情况下，沟槽层可使用任何合适的处理顺序与通孔层一起形成， 例如通常使用的镶嵌工艺。沟槽层通常由低k介电基质形成，其对于随后的气 隙形成是可去除的。在一个实施例中，通孔层也形成在低k介电层中，如图 2A中示出的处理顺序110中所示。在另一实施例中，通孔层形成在不同的介 电材料中，如图2B中示出的处理顺序110b所示的。
在形成沟槽层之后，所选部分低k多孔介电层被去除以使倒转沟槽形成在 沟槽层中的金属结构周围，如步骤130中所示。在一个实施例中，多孔低k 介电材料可通过氧化受控制厚度的低k介电层之后进行湿刻步骤去除，如图 3A的处理顺序130a中所示。在另一实施例中，当沟槽层和下方的通孔层形成 在不同介电材料中时，在介电层中所选区域的低k多孔材料可通过遮蔽 (masked)的蚀刻处理去除，如图3B中所示的处理顺序130b所示。
在去除沟槽层中的所选部分多孔低k介电材料之后，气隙可通过沉积介电 材料的非共形层形成在倒转沟槽中，如图1的步骤150所示。在一个实施例中， 气隙可通过沉积介电阻挡层的非共形层形成，如图4A的处理顺序150a中所示的。在另一实施例中，可在用层间介电材料填充倒转沟槽的同时形成气隙，
如图4B中的处理顺序150b中所示。
一旦形成了气隙，就完成了沟槽层的制造，可沉积新一层的低k多孔介电 材料且在沟槽层上直接或间接固化，如图1的步骤170中所示。
在步骤180中，具有金属结构的新的沟槽通孔层可形成在新一层的低k 介电材料中。如果需要的话可使用步骤130和150将气隙形成在新的低k多孔 介电材料中。
可使用方法100将气隙形成在介电层中。对于步骤110、 130、 150使用不 同处理顺序的组合可得到不同实施例。以下描述四个示范性实施例。
实施例l
图5A—5G示意性示出了根据本发明一个实施例的具有气隙的基板叠层 200a的形成。基板叠层200a使用图2A的处理顺序110a、图3A的处理顺序 130a、图4A的处理顺序150a顺序形成。
参考图5A，通孔层202和沟槽层203形成在预先存在的层201上，层201 包括导电线210。图2A示出了可用于形成所示的通孔层202和沟槽层203的 步骤IIO。
在处理顺序110a的步骤111中，介电阻挡膜211整个沉积在预先存在的 层201的上方。介电阻挡膜211配置为防止导电材料例如导电线210的金属材 料扩散到随后的介电层中。介电阻挡膜211 —般包括阻挡介电材料诸如氮化 硅、碳氧化硅、非晶的氢化碳化硅或氮掺杂的碳化硅(BLOkTM)。
在步骤112中，多孔低k介电材料212形成在介电阻挡膜211上方。多孔 低k介电材料212具有足以形成通孔层202和沟槽层203的厚度。形成多孔 低k介电材料212通常包括沉积还含有不稳定的有机基的含硅/氧材料，以及 固化含硅/氧材料以形成均匀分散在层中的微观的气袋。固化多孔低k材料 212t可包括电子束(e-束)处理、紫外线(UV)处理、热退火处理(在不存 在电子束和/或UV处理的情况下)及其组合。
多孔低k介电材料212通常具有低于2.5的介电常数。形成多孔低k介电 材料212的示范性方法的详细描述可在美国专利申请No.2005/0233591中找 到，其名称为"促进多孔低k膜与下方的阻挡层的粘着性的技术"，在此引入其内容作为参考。
在步骤113中，沟槽通孔结构形成在多孔低k介电材料212中。沟槽通孔 结构包括在通孔204上方形成的沟槽205且可使用镶嵌方法形成。在一个介电 层中形成沟槽通孔结构的示范性方法可在美国专利申请No.6，753,258中找到， 其名称为"用于双镶嵌结构的集成方案"，在此引入其内容作为参考。
在步骤114中，金属扩散阻挡层213在沟槽通孔结构表面上形成为衬垫。 金属扩散阻挡层213配置为防止随后沉积在沟槽中的金属线和附近的介电结 构之间的扩散。金属扩散阻挡层213可包括钜(Ta)和/或氮化钽(TaN)。
在步骤115中，沟槽通孔结构填充有包括一种或多种金属的导电线214。 在一个实施例中，可进行溅射步骤以从沟槽通孔结构的整个或部分底壁去除金 属扩散阻挡层213，以使导电线214与预先存在层201的导电线210直接接触。 沉积导电线214可包括形成导电籽晶层和在导电籽晶层上沉积金属。导电线 214可包括铜(Cu)、铝(Al)或具有所需导电性的任何合适的材料。
在步骤116中，在导电线214和金属扩散阻挡层213上进行化学机械抛光 (CMP)工艺以使多孔低k介电材料212暴露在基板叠层200a的顶面215上， 如图5A中所示。
一旦形成通孔层202和沟槽层203，在沟槽层203中的部分多孔低k介电 材料212可去除以使气隙形成在导电线214之间。
在图3A中示出的处理顺序130a可用于去除多孔低k介电层212。
在步骤131中，致密介电阻挡膜216沉积在顶面215上方，如图5B中所 示。在随后工艺中致密介电阻挡膜216配置为防止导电线214中的金属诸如铜 扩散到导电线214中或者湿刻化学试剂迁移到导电线214中。致密介电阻挡层 216可包括薄的低k介电阻挡膜，诸如碳化硅(SiC)、氮碳化硅(SiCN)、氮 化硼(BN)、硼氮化硅(SiBN)、硼碳氮化硅(SiBCN)或其组合。
在步骤133中，硬掩膜层217沉积在致密介电阻挡膜216上方，如图5B 中所示。硬掩膜层217配置为在热处理中提供基板叠层的图案化。硬掩膜层 217可包括硅氧化物。
在步骤135中，图案219利用光致抗蚀剂218形成在硬掩膜层217和致 密的介电阻挡层216中，如图5B中所示。图案219仅暴露出需要间隙的部分 基板。希望在通过导电线紧密包封的区域中形成气隙。在一个实施例中，气隙可形成在相邻导电线214之间的距离在约lOOnm至约200nrn之间的区域中。 在步骤137中，对由硬掩膜层217暴露的低k介电材料212进行氧化处理， 如图5C中所示。在一个实施例中，通过在惰性气体和/或氧气环境中使用电 子束(E束)将能量分配到多孔低k介电材料212中，进行氧化处理。E束处 理过的多孔介电材料220具有增加的湿刻速率且可选择性去除。实验已经示出 根据本发明实施例的E束处理可增加低k多孔介电材料212的湿刻速率 (WER)约100倍。例如，在UV固化之后(这在电介质中形成了纳米尺寸 的气泡)在100:1稀释的氢氟酸(DHF)溶液中，多孔低k介电材料的蚀刻速 率为约0.219A/分钟。E束处理之后在100:1稀释的氢氟酸(DHF)溶液中， 相同材料具有的蚀刻速率为约30A/分钟。因此，将所选部分暴露到E束处 理之后多孔低k介电材料212可使用湿刻处理选择性去除。
E束处理装置通常包括真空室、大面积阴极、待处理的位于无场区中的耙 或基板以及设置在靶和阴极之间的阳极，其与阴极的距离小于自其发出的电子 的平均自由行程长度。E束装置还包括连接到阴极的高压电源和连接到阳极的 低压电源。
在处理期间，在阴极和靶之间的间隙中的气体可离子化以启动电子发射。 这作为自然产生伽马射线的结果而发生，或者通过高压放电器替代地由人工启 动室内的发射。 一旦发生这种最初的离子化，则正离子就通过施加到阳极的小 量负电压吸引到阳极。这些正离子传送到阴极和阳极之间的加速场区域中，且 作为施加到阴极的高压的结果加速到阴极表面。 一旦撞击阴极表面，这些高能 量离子就产生向回加速到阳极的次级电子。这些电子中的一些(几乎垂直于阴 极表面运行的那些)撞击阳极，但是很多穿过了阳极且继续前往靶，由此，对 基板进行E束处理。对E束处理的装置和方法的详细描述可在美国专利 No.6，936,551中找到，其名称为"用于制造集成电路器件的E束处理的方法和 装置"，在此引入其内容作为参考。E束处理可在EbkTM电子束室中进行，其 可从Santa Clara， CA的应用材料公司获得。
E束处理可在惰性环境中进行，诸如氩。在另一个实施例中，E束处理也 可在氧气环境中进行，例如在纯氧或惰性气体和氧气混合物的环境中。
本发明的一个实施例包括控制E束处理过的多孔介电层220的深度。E 束处理过的多孔介电层220的深度通过入射电子在被吸收之前渗入到介电层中的深度确定。该深度通常取决于很多因素(包括正被处理的特定材料)。其 中最关键的一个是通过加速电压所确定的的电子束能量。本发明的一个实施例 中，E束处理的深度可使用以下等式控制
P (1)
其中Depth是单位为埃的处理深度，Vacc是施加到阴极的单位为keV的 电压，a是常数，以及P是单位为gm/m3的正处理的膜密度。在一个实施例中， 对于具有介电常数]^2.35和密度P-1.08gm/m3的多孔低k介电材料212，处 理深度可使用a^.08计算。
可选地，氧化工艺可通过将所选区域暴露到惰性气体和、或氧气环境中而 执行。
在可选步骤139中，自对准帽盖层221形成在导电线214上，如图5D中 所示。自对准帽盖层可利用无电镀沉积形成且只形成在导电线214暴露的表面 上。自对准帽盖层221可配置为阻挡层以保护导电线214不受用在气隙形成中 的湿刻化学试剂的影响以及防止横跨导电线210上表面的各种类(species)扩 散。自对准帽盖层221可防止铜和氧的扩散。由于导电线214包括铜，自对准 帽盖层221可包括含有钴(Co)、钨(W)、或钼(Mo)、磷(P)、硼(B)、 铼(Re)及其组合的各种合成物。形成自对准帽盖层221的详细描述可在名 称为"与低k层间金属电介质和蚀刻终止层结合使用的在无电镀Co合金膜上 粘附和最小化氧化"的美国专利公开No.2007/0099417中找到，在此引入其内 容作为参考。
在步骤141中，E束处理过的多孔介质层220和硬掩膜层217使用湿刻化 学试剂去除，如图5E中所示。湿刻化学试剂可以是DHF溶液。也可使用其 他的湿刻化学试剂诸如缓存氢氟酸(BHF， NH4F+HF+H20)。示范性蚀刻方 法可在名称为"蚀刻微结构的蚀刻工艺"的美国专利No.6,936,183中找到，在 此引入其内容作为参考。在去除E束处理过的多孔介电层220之后在导电线 214之间形成倒转沟槽222。
用于固化和蚀刻的实例
铜导线形成在氮掺杂的二氧化硅层中。铜导线沉积在深度为约257nm的 沟槽中。相邻导电线之间的距离为约88nm。在CMP和掩模之后，氮掺杂的二氧化硅层通过150剂量的电子束固化。在电子束固化期间，以约50sccm的 流速将氩流入到处理室中。用水/HF比率为100:1的稀释HF的蚀刻溶液处 理固化的结构。1分钟湿刻之后蚀刻深度为约150nm，在2分钟湿刻之后为约 180nm，以及3分钟湿刻之后为约190nm。
在形成倒转沟槽222之后，可在倒转沟槽222中填充具有气隙的一种或多 种介电材料。图4A中示出的处理顺序150a可用于填充倒转沟槽222以及形 成气隙。
在步骤151中，倒转沟槽222填充有介电阻挡层223。在沉积介电阻挡层 223期间均匀形成气隙224且将气隙密封在倒转沟槽222中。由于沉积工艺的 非共形性导致气隙224形成在倒转沟槽222中，其中与倒转沟槽222入口附 近的沉积速率相比，在侧壁上的沉积速率相对较慢以在倒转沟槽222被填充且 于其中形成气隙224之前"夹断"入口。
在一个实施例中，介电阻挡层223与介电阻挡层216相同或相似。在夹断 之前介电阻挡层223 —般覆盖倒转沟槽222的侧壁以提供抵抗导电线214扩 散的阻挡层。
介电阻挡层223可使用PECVD形成。介电阻挡层223的沉积工艺受到控 制以便在夹断之前覆盖倒转沟槽222的底部和侧壁且在高度方向上气隙均匀 分布，以及随后的CMP处理不会破坏气隙224。在一个实施例中，处理可通 过调整室压力和/或在等离子体产生时的偏置功率控制。在另一个实施例中， 可通过调整倒转沟槽的形状和/或高宽比来调整处理以控制气隙224的位置。
介电阻挡层223可包括致密低k、 ！^5的阻挡介电层。在介电阻挡层223 中存在气隙224降低了导电线之间介电材料的有效介电常数。图10示意性示 出了具有有效介电常数的气隙部分和k=5.1的阻挡介电层的电容减低比率的 关系。其示出了，通过在导电线214之间的介电阻挡层223中引入约38%的 气隙有效介电常数被降低至2且电容降低约58%，
在步骤153中，对介电阻挡层223进行CMP处理以去除多余材料和实现 平坦顶表面225，用于随后的沟槽和通孔层，如图5F中所示的。在一个实施 例中，介电阻挡层223可被平坦化以在沟槽层203顶表面215上方具有所需 厚度，以使介电阻挡层223提供用于随后层间介电层的阻挡层。以抵抗在沟槽 层203中的导电线214。在一个实施例中，在侵入到气隙224之前就终止平坦化。为了避免增加基板叠层的厚度，希望控制气隙224的高度。
参考图5G，新的层间介电层226例如新的多孔低k介电层沉积在介电阻 挡层223的顶面225上，如图1的步骤170中描述的。通孔层227和沟槽层 228顺序形成在新的层间介电层226中。沟槽230和通孔229此时填充有导电 材料。如果需要的话在沟槽层228上进行新一个周期的气隙形成。
应当注意，使用本发明的方法产生的气隙没有不接地通孔(unlandedvia) 的问题，如图5G中所示。通孔229不完全位于沟槽层203导线214上。部分 通孔229与多孔低k介电材料212接触。但是，由于气隙仅形成在所选区域中， 因此在不接地(unlanded)的那部分通孔229和气隙224之间的接触是可避免 的。
图6A—6C示意性示出了根据本发明一个实施例形成具有气隙的基板叠 层200b。基板叠层200b使用图2A的处理顺序110a形成，之后是图3A的处 理顺序130a，之后是图4B的处理顺序150b。基板叠层200b的处理顺序与形 成气隙之前的基板叠层200a的类似且于图5A—5D中示出。
在形成倒转的沟槽222之后，在倒转沟槽222中填充具有气隙的一种或多 种介电材料。于图4B中示出的处理顺序150b可用于填充倒转沟槽222和形 成气隙。
在步骤155中，倒转沟槽222以介电阻挡材料240的薄层作为衬垫，如图 6A中所示。在一个实施例中，介电阻挡材料240与介电阻挡层216相同或相 似。介电阻挡材料240通常覆盖倒转沟槽222的侧壁以提供用于随后的介电材 料的抵抗导电线214的扩散的阻挡层。
在步骤157中，倒转沟槽222填充有层间介电材料241，如图6B中所示。 在沉积层间介电材料241期间在倒转沟槽222中均匀形成且密封气隙242。由 于非共形沉积工艺，气隙242形成在倒转沟槽222中，其中与倒转沟槽222 入口附近的沉积速率相比，侧壁上的沉积速率相对较低以在倒转沟槽222被填 充且在其中形成气隙242之前夹断入口 。
层间介电层241可使用PECVD沉积。控制层间介电层241的沉积过程以 使气隙由倒转沟槽222入口附近的夹断作用形成。在一个实施例中，气隙242在高度方向上是均匀的以使随后的CMP处理不破坏气隙242。在一个实施例 中，处理可通过调整在等离子体产生中的室压和/或偏置功率控制。在另一实 施例中，处理可通过调整倒转沟槽的形状和/或高宽比调整以控制气隙242 的位置。形成层间介电层242可在美国专利No.6,054，379中找到，其名称为沉 积具有有机硅垸的低k电介质的方法，在此引入其内容作为参考。
层间介电材料241可包括低k (k=2.5)的介电材料。在层间介电层241 中存在气隙242降低了在导电线214之间的介电材料的有效介电常数，由此降 低了导电线214之间的电容。图11示意性示出了具有有效介电常数的气隙部 分和对于1^2.5的层间介电层的电容减低比率的关系。其示出了，通过在导电 线214之间的层间介电层241中引入约17%的气隙有效介电常数被降低至2 且电容降低约20%。
在步骤159中，在层间介电层241上进行CMP以去除多余的材料和实现 用于随后工艺的平坦顶表面243，如图6B中所示。在一个实施例中，平坦化 层间介电层241以在沟槽层203顶表面215上方具有所需厚度，从而在层间 介电层241中形成随后的通孔层。在一个实施例中，在侵入到气隙242中之前 终止平坦化。为了避免增加极板叠层的厚度，希望控制气隙242的高度。该实 施例中，由于层间介电层214具有允许通路层的厚度，因此气隙242的顶部处 于较沟槽层203顶表面215高的位置。
参考图6C，新的多孔低k介电层246沉积在层间介电层241的顶表面243 上。通孔层244形成在层间介电层241和沟槽层245形成在新的多孔介电层 246中。沟槽通孔结构此时填充有导电材料。如果需要的话在沟槽层245上进 行新一周期的气隙形成。
实施例3
图7和图8A—8B示意性示出了根据本发明一个实施例形成具有气隙的极 板叠层200c。基板叠层200c使用图2B的处理顺序110b形成，之后是图3A 的处理顺序130a，之后是图4B的处理顺序150b。
参考图7,通孔层250和沟槽层251形成在预先存在的层201上，其包括 导电线210。图2B示出了一个处理顺序110b，其可用于形成如所示出的通孔 层250和沟槽层251。在处理顺序110b的步骤120中，介电阻挡膜252沉积在预先存在层201 的整个上方。介电阻挡膜252配置为防止导电材料诸如用于导电线210的金属 扩散到随后的介电层中。介电阻挡膜252通常包括阻挡介电材料诸如氮化硅、 氧碳化硅或非晶氢化的碳化硅(BLOkTM)。
在步骤121中，层间介电材料253沉积在介电阻挡膜252上方。层间介电 材料253具有足以在其中形成通孔层250的厚度。层间介电材料253可包括 碳掺杂的二氧化硅或氮掺杂的二氧化硅。用于形成层间介电层253的具体描述 在美国专利No.6，054，379中发现，其名称为用于沉积具有有机硅烷的低k电介 质的方法，在此通过参考将其并入本文。
在步骤122中，多孔低k介电材料254形成在层间介电层253上方。多孔 低k介电材料254具有足以在其中形成沟槽层251的厚度。
在步骤123中，沟槽通孔结构形成在层间介电材料253和多孔低k介电材 料254中。
在步骤124中，金属扩散阻挡层255在沟槽通孔结构的表面上作为衬垫。 金属扩散阻挡层255配置为防止随后沉积在沟槽中的金属线和附近的介电结 构之间的扩散。金属扩散阻挡层255可包括钽(Ta)和/或氮化钽(TaN)。
在步骤125中，沟槽通孔结构填充有包括一种或多种金属的导电线256。
在步骤126中，在导电线256、金属阻挡层255上进行CMP处理，以使 多孔低k介电层254暴露在顶表面257上，如图7中所示。
一旦形成通孔层250和沟槽层251，沟槽层251中的多孔低k介电层254 部分就被去除以便通过经由在介电阻挡层258和硬掩模层259中形成的图案 使用E束处理在导电线256之间形成气隙。在图3A中示出的处理顺序130a 可用于去除多孔低k介电层254，以形成如图8A中所示的倒转沟槽260。
在形成倒转沟槽260之后，就使用图4A中示出的处理顺序150a或者图 4B中示出的处理顺序150b形成气隙263。图8B示出了使用图4B中示出的 处理顺序150b形成的气隙263。介电阻挡层261的薄层在倒转沟槽260中作 为衬垫。由于层间介电层262的沉积处理是非共形的，因此气隙263形成在倒 转沟槽260中，其中在侧壁上的沉积速率与倒转沟槽260的入口附近的沉积速 率相比相对较低，以在填充倒转沟槽260之前"夹断"入口 。实施例4
图7和图9A—9B示意性示出了根据本发明形成具有气隙的极板叠层
200d。
如图7中所示，通孔层250和沟槽层251使用图2B的处理顺序110b形 成。通孔层250基于层间介电层253上。沟槽层251基于多孔低k介电层254 上。
由于层间介电层253和多孔低k介电层254的特性差异，层间介电层253 用作蚀刻停止层，同时去除多孔低k介电层254以形成倒转的沟槽270，如图 9A中所示，如处理顺序130b中的步骤143中描述的。倒转沟槽270可使用掩 蔽的干刻处理形成，以去除在所选区域中的任何多孔低k电介质254。
在形成倒转沟槽270之后，气隙272可使用图4A中示出的或处理顺序 150a或者图4B中示出的处理顺序150b。图9B示出了由于层间介电层271的 非共形沉积工艺导致的在倒转沟槽270中形成的气隙272，其中在侧壁上的沉 积速率与倒转沟槽270入口附近的沉积速率相比相对较慢，从而在填充倒转沟 槽270之前"夹断"入口。
在另一实施例中，气隙可形成在具有倾斜侧壁的沟槽中一利于形成气隙。 例如，可形成气隙同时在入口窄于底部的沟槽中填充介电材料。涉及到在具有 倾斜侧壁的沟槽中形成气隙的具体描述可在于2007年10月9日提交的美国专 利申请序列No.——(代理巻号No.12054)中找到，其名称为"多层互联结构 中形成气隙的方法"，在此引入其内容作为参考。
虽然前述内容直接涉及到本发明的实施例，但是还可设计出本发明其它 的和进一步的不超出其基本范围的实施例，且其范围通过以下的权利要求进行 限定。
权利要求
1. 一种形成半导体结构的方法，包括在基板上沉积第一介电层；在所述第一介电层中形成沟槽；用导电材料填充所述沟槽；平坦化所述导电材料以暴露出所述第一介电层；在所述导电材料和暴露出的第一介电层上沉积介电阻挡层；在所述介电阻挡膜上方沉积硬掩膜层；在所述介电阻挡膜和硬掩膜层中形成图案以暴露出基板的所选区域；氧化在基板所选区域中的至少一部分第一介电层；去除所述第一介电层的氧化部分以形成在所述导电材料周围的倒转沟槽；以及在所述倒转沟槽中沉积第二介电材料的同时在所述倒转沟槽中形成气隙。
2. 根据权利要求1所述的方法，其特征在于，所述第一介电层包括多孔低 k介电材料。
3. 根据如权利要求2所述的方法，其特征在于，沉积所述第一介电层包括: 沉积具有不稳定有机基的含硅/氧材料；以及固化含硅/氧材料以形成均匀分布在第一介电层中的微观气袋。
4. 根据权利要求1所述的方法，还包括在沉积所述第二介电材料之前用介 电阻挡层作为所述倒转沟槽的衬垫。
5. 根据权利要求1所述的方法，其特征在于，氧化所述第一介电层包括用 电子束处理第一介电材料。
6. 根据权利要求5所述的方法，其特征在于，用电子束处理所述第一介电 材料包括控制处理深度。
7. 根据权利要求5所述的方法，其特征在于，使用电子束处理第一介电材 料包括调整阴极电压以控制被处理的所述第一介电层的厚度。
8. 根据权利要求5所述的方法，其特征在于，用电子束处理所述第一介电 材料在包括氩或氧中的至少一种的环境下进行。
9. 根据权利要求1所述的方法，其特征在于，氧化所述第一介电层包括在 惰性环境或氧气环境中用紫外线(UV)能量处理所述第一介电材料。
10. 根据权利要求1所述的方法，其特征在于，所述第二介电材料包括在 所述倒转沟槽中非共形沉积的介电阻挡材料，以便在介电阻挡材料中形成且密 封所述气隙。
11. 根据权利要求1所述的方法，其特征在于，所述第二介电材料包括在 所述倒转沟槽中非共形沉积的层间介电材料以便在层间介电材料中形成并密 封所述气隙。
12. —种形成具有气隙的介电结构的方法，包括 在基板上沉积多孔介电层； 在所述多孔介电层中形成沟槽； 用导电材料填充所述沟槽；平坦化所述导电材料以暴露出所述多孔介电层；在所述导电材料和暴露出的多孔介电层上形成介电阻挡膜；在所述介电阻挡膜上方沉积硬掩膜层；在所述介电阻挡膜和硬掩膜层中形成图案以暴露出基板的所选部分； 使用电子束处理基板以氧化在所选区域中的所述多孔介电层的至少一部分；去除所述多孔介电层的氧化部分以在导电材料周围形成倒转沟槽；以及 在所述倒转沟槽中形成介电材料的同时在所述倒转沟槽中形成气隙。
13. 根据权利要求12所述的方法，其特征在于，使用电子束处理基板包括 氧化所需厚度的所述多孔介电层。
14.
15. 根据权利要求12所述的方法，其特征在于，沉积所述多孔介电层包括: 沉积具有不稳定有机基的含硅/氧材料；以及固化含硅/氧材料以形成均匀分布在所述第一介电层中的微观气袋。
16. 根据权利要求12所述的方法，其特征在于，所述倒转沟槽中的所述介 电材料是非共形沉积在所述倒转沟槽中的介电阻挡材料，以便在所述介电阻挡 材料中形成和密封所述气隙。
17. 根据权利要求12所述的方法，其特征在于，形成所述气隙包括在所述 倒转沟槽中非共形地沉积所述介电材料以便在所述介电阻挡材料内形成和密 封所述气隙。
18. —种形成具有气隙的介电结构的方法，包括 在基板上沉积第一介电层；在所述第一介电层上沉积第二介电层；在所述第一和第二介电层中形成沟槽通孔结构，其中通孔形成在所述第一介电层中，沟槽形成在所述第二介电层中； 用导电材料填充所述沟槽通孔结构； 平坦化所述导电材料以暴露出所述第二介电层； 在所述导电材料和暴露出的第二介电层上沉积介电阻挡膜； 在所述介电阻挡膜和硬掩膜层中形成图案以暴露出基板的所选区域； 去除基板所选区域中的所述第二介电层以在填充到沟槽中的导电材料周围形成倒转沟槽；以及在所述倒转沟槽中沉积介电材料的同时在所述倒转沟槽中形成气隙。
19. 根据权利要求18所述的方法，其特征在于，沉积所述第二介电层包括 沉积具有不稳定有机基的含硅/氧的材料；以及固化含硅/氧的材料以形成均匀分散在第一介电层中的微观气袋。
20. 根据权利要求18所述的方法，其特征在于，去除所述第二介电层包括 蚀刻由所述图案暴露出的所述第二介电层。
21. 根据权利要求20所述的方法，其特征在于，所述第一介电层和第二介 电层特性不同，以便在蚀刻所述第二介电层期间所述第一介电层用作蚀刻停止
全文摘要
本发明提供了一种在互联结构的介电材料中产生气隙的方法和装置。一个实施例提供了一种形成半导体结构的方法，包括在基板上沉积第一介电层，在第一介电层中形成沟槽，用导电材料填充沟槽，平坦化导电材料以暴露出第一介电层，将介电阻挡膜沉积在导电材料和暴露出的第一介电层上，在介电阻挡膜上方沉积硬掩膜层，在介电阻挡膜和硬掩模层中形成图案以暴露出基板的所选区域，氧化基板所选区域中的至少一部分第一介电层，去除第一介电层的氧化部分以在导电材料周围形成倒转沟槽，以及在倒转沟槽中沉积第二介电材料的同时在倒转沟槽中形成气隙。
文档编号H01L21/70GK101431046SQ200810169680
公开日2009年5月13日 申请日期2008年10月9日 优先权日2007年10月9日
发明者亚历山德罗斯·T·迪莫斯, 任康树, 埃米尔·阿拉-巴亚提, 夏立群, 崔振江, 梅休尔·内克, 石美仪, 米哈拉·鲍尔西努 申请人:应用材料股份有限公司