高电压应力测试电路的制作方法

专利名称：高电压应力测试电路的制作方法
技术领域：
本发明涉及用于半导体器件的高电压应力(High Voltage Stress: HVS)测试电路，并且更具体地说，涉及用于解码器的HVS测试电路， 该HVS测试电路具有数量大为减少的高电源电压晶体管。
背景技术：
本申请要求于2008年1月14日提交的韩国专利申请No. 10-2008-0003774的优先权，通过引用将其全部内容合并于此。
通常，在半导体器件的制造期间要进行测试。具体地说，该测试对 制造的半导体器件的半导体元件进行操作以快速测试其电气特性和功能
特性，并将可接受产品与不可接受产品区分开。此外，通过收集并分析 该测试的测试数据并应用该测试数据来改进产品的制造工艺，可以在实 质上改善诸如所述半导体器件的产品的电气和/或功能特性以及产量 (yield )。
例如，在HVS测试中，例如可以通过向半导体器件的MOS晶体管 的绝缘膜的两端施加应力来发现一个或更多个缺陷(或潜在的缺陷)。具 体地说，在HVS测试中，向绝缘膜的两端强制施加高电源电压。结果， 缺陷被发现，并且例如通过先行(preemptively)消除潜在缺陷而实质上 改善产品的可靠性。
图1是现有技术的1比特n沟道金属氧化物半导体("NMOS")的 示意图。通常，半导体器件包括各种类型的解码器，例如，如图1中示 出的1比特NMOS解码器。在正常模式下的操作中，图1所示1比特 NMOS解码器基于施加到晶体管12的数字数据DH的逻辑状态，生成两 个输入电压电平V11和V12的一个，作为输出信号DOUT1的电压电平。 如图l所示，作为数字数据DH的反转(inverted)数字数据的反转数字信号DHB被施加到晶体管11。
为了在短时间段内对解码器的晶体管11和12进行HVS测试，当两 个输入电压电平Vll和V12被维持在接地电压VSS时，必须在高电源电 压HVDD下施加数字数据DH和反转数字数据DHB。
此外，为了进行HVS测试，在半导体器件中包含有HVS测试电路。 具体地说，在正常模式下，由HVS测试电路(基于输入数据的逻辑状态) 提供数字数据DH和反转数字数据DHB以具有相反的逻辑状态，而在 HVS测试模式下，在高电源电压HVDD下(与输入数据的逻辑状态无关) 提供数字数据DH和反转数字数据DHB。
图2是根据现有技术的HVS测试电路的示意图。如图2所示，现有 技术的HVS测试电路包括用于基于输入数据DI生成内部数据IDI和反 转内部数据IDIB的内部数据生成单元110，以及用于通过将内部数据IDI 和反转内部数据IDIB电平移位到高电源电压HVDD来生成输出数据ODI 和反转输出数据ODIB的电平移位器(level shifter) 130。因此，低电源 电压LVDD被用在内部数据生成单元110中，而高电源电压HVDD被用 在电平移位器130中。
同时，如图3所示，通常利用六个使用高电源电压HVDD的晶体管 131-136来实现电平移位器130，图3是根据现有技术的电平移位器的示 意图。具体地说，响应于反转输出数据ODIB和输出数据ODI的下拉，p 沟道金属氧化物半导体("PMOS")晶体管131和PMOS晶体管132使输 出数据ODI和反转输出数据ODIB上拉到高电源电压HVDD。此外， PMOS晶体管133和134用作电阻，以减小在输出数据ODI和反转输出 数据ODIB切换期间可能产生的短路电流。此外，响应于反转输出数据 ODIB和输出数据ODI的上拉，NMOS晶体管135和NMOS晶体管136 将输出数据ODI和反转输出数据ODIB下拉到接地电压VSS。
再次参照图2， HVS测试电路进一步包括用于基于输出数据ODI和 反转输出数据ODIB生成数字数据DH和反转数字数据DHB的测试响应 单元150。测试响应单元150通常包括两个逻辑和门(logical sum gate) 151和152。在测试模式信号VTEST被激活为高逻辑状态的HVS测试模
10式下，两个逻辑和门151和152对数字数据DH和反转数字数据DHB进 行控制，以使得它们具有高逻辑状态，而与输出数据ODI的逻辑状态以 及反转输出数据ODIB的逻辑状态无关。此外，如图4所示，两个逻辑 和门151和152中的每一个通常使用六个晶体管21-26来实现，图4是根 据现有技术的逻辑和门的示意图。如图4所示，测试响应单元150例如 使用高电源电压HVDD并分别接收分别对应于输出数据ODI和反转输出 数据ODIB (图2)的第一输入IN1和第二输入IN2，并且例如输出对应 于数字数据DH或反转数字数据DHB (图2)的输出信号OUT。
然而，与使用低电源电压LVDD的MOS晶体管相比，由于泄漏电 流小于或等于相关联的MOS晶体管的阈值电压，所以使用高电源电压 HVDD的MOS晶体管要求相当大的布局面积(layout area)。因此，要求 减少使用高电源电压HVDD的MOS晶体管的数量，以实质上减小根据 本发明示例性实施方式的半导体器件的布局面积，例如大小。

发明内容
因此，为了解决现有技术中的上述问题，本发明的示例性实施方式 提供了用于半导体器件的HVS测试电路，并且更具体地说，提供了具有 实质上减小和/或有效最小化的布局面积的HVS测试电路。因此，根据本 发明示例性实施方式的HVS测试电路具有数量实质上减少的使用高电源 电压的晶体管。
在本发明的示例性实施方式中， 一种高电压应力("HVS")测试电 路包括内部数据生成单元，其使用低电源电压作为上拉电压来生成内 部数据和反转内部数据；以及电平移位器，其用于接收所述内部数据和 所述反转内部数据，并且用于生成上拉电压被电平移位至高电源电压的 数字数据和反转数字数据。在正常模式下，所述内部数据和所述反转内 部数据具有对应于输入数据的逻辑状态，而所述数字数据和所述反转数
字数据具有对应于所述内部数据和所述反转内部数据的逻辑状态。在高 电压应力测试模式下，所述内部数据和所述反转内部数据被控制为使得 它们具有相应的内部逻辑状态，而与所述输入数据的逻辑状态无关；并
ii且所述数字数据和所述反转数字数据具有相应的预定的逻辑状态，而与 所述内部数据的逻辑状态和所述反转内部数据的逻辑状态无关。
在本发明的另选示例性实施方式中，HVS测试电路包括内部数据 生成单元，其使用低电源电压作为上拉电压来生成内部数据和反转内部 数据；以及电平移位器，其用于接收所述内部数据和所述反转内部数据，
并且用于生成上拉电压被电平移位至高电源电压的数字数据和反转数字 数据。在正常模式下，所述内部数据和所述反转内部数据具有对应于输 入数据的逻辑状态，而所述数字数据和所述反转数字数据具有分别对应
于所述内部数据和所述反转内部数据的逻辑状态。在HVS测试模式下， 所述内部数据和所述反转内部数据具有接地电压，而与所述输入数据的 逻辑状态无关，然而，所述数字数据和所述反转数字数据具有所述高电 源电压和所述接地电压中的一个，而与所述内部数据的逻辑状态和所述 反转内部数据的逻辑状态无关。
在本发明的另一个另选示例性实施方式中， 一种高电压应力测试电 路包括内部数据生成单元，其使用低电源电压作为上拉电压来生成内 部数据和反转内部数据；以及电平移位器，其用于接收所述内部数据和 所述反转内部数据，并且用于生成上拉电压被电平移位至高电源电压的 数字数据和反转数字数据。在正常模式下，所述内部数据和所述反转内 部数据具有对应于输入数据的逻辑状态，并且所述数字数据和所述反转 数字数据具有对应于所述内部数据和所述反转内部数据的逻辑状态。在 高电压应力测试模式下，所述内部数据和所述反转内部数据被控制为使 得它们具有所述低电源电压，而与所述输入数据的逻辑状态无关；并且 所述数字数据和所述反转数字数据具有所述接地电压，而与所述内部数 据的逻辑状态和所述反转内部数据的逻辑状态无关。


通过参照附图进一步详细描述本发明的示例性实施方式，本发明的 以上及其他方面、特征和优点将更容易清楚，在附图中
图1是例示根据现有技术的n沟道金属氧化物半导体("NMOS")
12的示意图； '
图2是例示根据现有技术的高电压应力("HVS")测试电路的示意
图3是例示图2中所示的根据现有技术的HVS测试电路的电平移位 器的示意图4是例示图2中所示的根据现有技术的HVS测试电路的逻辑和门 的示意图5是根据本发明的HVS测试电路的示例性实施方式的示意图； 图6是图5中所示的HVS测试电路的三态反相器的示例性实施方式 的示意图7是图5中所示的HVS测试电路的电平移位器的示例性实施方式 的示意图8是利用根据本发明示例性实施方式的HVS测试电路的p沟道金 属氧化物半导体("PMOS")解码器的示例性实施方式的示意图9是根据本发明的HVS测试电路的另选示例性实施方式的示意
图10是图9中所示的HVS测试电路的电平移位器的示例性实施方 式的示意图；以及
图11是根据本发明的HVS测试电路的另一个另选示例性实施方式 的示意图。
具体实施例方式
现在将在下文中参照其中示出本发明的示例性实施方式的附图，更 充分地描述本发明。然而，本发明可以具体实施为许多不同的形式，并 且不应当视为限于此处阐述的实施方式。而是提供这些实施方式以更充 分和完整地公开，并且将向本领域技术人员充分地传递本发明的范围。 通篇用相同的标号指代相同的元件。
将会理解的是，当一个元件被称为位于另一元件"上"时，该元件可 以直接位于其他元件上，或者在它们之间可以存在插入的元件。相反，
13当一个元件被称为"直接"位于另一元件"上"时，不存在插入的元件。如这 里所使用的，术语"和/或"包括一个或更多个相关联的列出的部件中的任 意组合以及所有组合。
将会理解的是，尽管这里可以使用措辞"第一"、"第二"、"第三"等来 描述各种元件、组件、区域、层和/或单元，但是这些元件、组件、区域、 层和/或单元不应当受这些术语的限制。这些术语仅被用于将一个元件、 组件、区域、层或单元与另一个元件、组件、区域、层或单元区分开。 因此，下面讨论的第一元件、第一组件、第一区域、第一层或第一单元 可以被称作第二元件、第二组件、第二区域、第二层或第二单元，而不 会偏离本发明的教导。
这里使用的专业名词仅是出于描述特定实施方式的目的，并且并不
旨在限定本发明。如这里所使用的，单数形式的"一个"("a"、 "an")和"该" ("the")还旨在包括复数形式，除非上下文明确指出了相反的含义。将 会进一步理解的是，术语"包括"("comprises"和/或"comprising"，或者 "includes"禾n/或"including")用于本说明书时，指定了存在所述的特征、 区域、整体、步骤、操作、元件和/或组件，但是并不排除存在或添加一 个或更多个其他特征、区域、整体、步骤、操作、元件、组件和/或它们 的组。
此夕卜，这里可以使用相对术语(例如"下"或"底"和"上"或"顶")来描 述如图中所例示的一个元件与其他元件的关系。将会理解的是，相对术 语除了包括图中描绘的方位之外，还旨在包括器件的不同方位。例如， 如果一个图中的器件被翻转，则被描述为位于其他元件"下"侧的元件将 位于所述其他元件的"上"侧。因此，取决于图的具体方位，示例性术语"下" 可以包含"下"和"上"两种方位。类似地，如果一个图中的器件被翻转，则 被描述为位于其他元件"下方，，或"下面，，的元件将位于其他元件"上方"。因 此，示例性术语"下方"或"下面"可以包含上方和下方两种方位。
除非另有定义，否则这里使用的所有术语(包括科技术语)具有与 本发明所属领域的普通技术人员通常理解的含义相同的含义。将进一步 理解的是，诸如常用字典中定义的那些术语应当被解释为具有与相关领域和本公开的上下文中的含义一致的含义，并且除非在这里明确定义， 否则不应被解释成具有理想化的或过于形式上的意义。
这里参照作为本发明的理想实施方式的示意性示例的具体示例来描 述本发明的示例性实施方式。这样，例如，将会预料到由于制造技术和/ 或公差而引起的示例的形状变化。因此，本发明的实施方式不应当被解 释为限于这里例示的区域的特定形状，而应当包含例如由于制造所引起 的形状上的偏差。例如，通常，例示为或描述为平坦的区域可以具有粗 糙和/或非线性的特征。此外，例示的尖角可以变圆。因此，图中例示的 区域在本质上是示意性的，并且并不旨在利用其形状来例示区域的确切 形状，而且并不旨在限制本发明的范围。
现在将参照附图进一步详细地描述本发明的示例性实施方式。
图5是根据本发明一个示例性实施方式的HVS测试电路200的示意 图。图6是图5中示出的HVS测试电路200的三态反相器的示例性实施 方式的示意图。参照图5，本实施方式的HVS测试电路200包括内部数 据生成单元210和电平移位器230。在示例性实施方式中，内部数据生成 单元210使用低电源电压LVDD作为上拉电压，而电平移位器230使用 高电源电压HVDD作为上拉电压。
内部数据生成单元210接收输入数据DI，并且生成内部数据IDI和 反转内部数据IDIB。
如图5所示，更详细地，内部数据生成单元210包括反转内部数据 生成部211和内部数据生成部213。
在正常模式下，例如在HVS测试电路200的其中测试模式信号 VTEST被去激活(deactivate)为具有逻辑状态("L")(例如低逻辑状态) 的工作模式下，反转内部数据生成部211通过使输入数据DI反转来生成 反转内部数据IDIB。同时，在HVS测试模式下，例如在HVS测试电路 200的其中测试模式信号VTEST被激活为具有逻辑状态("H")(例如高 逻辑状态)的工作模式下，反转内部数据生成部211将反转内部数据IDIB 控制为处于接地电压VSS下。
因此，在正常模式下，内部数据生成部213通过将反转内部数据IDIB
15反向而生成内部数据IDI。然而，在HVS测试模式下，内部数据生成部
213控制内部数据IDI，以使得它具有接地电压VSS。
更详细地，反转内部数据生成部211包括第一三态反相器211a和第 一晶体管211b。如图6所示，根据本发明示例性实施方式的第一三态反 相器211a包括p沟道金属氧化物半导体("PMOS")晶体管31和32，以 及n沟道金属氧化物半导体("NMOS")晶体管33，但是另选的示例性 实施方式并不限于此。在正常模式下，第一三态反相器211a通过将输入 数据DI反转而生成反转内部数据IDIB。如图6所示，当测试模式信号 VTEST处于逻辑状态"L"时，第一三态反相器211a通过将输入信号IN反 转而生成输出信号OUT。相反，当测试模式信号VTEST处于逻辑状态"H" 时，相对于输入信号IN处于逻辑状态"L"时的情况，输出信号OUT处于 高阻抗状态。
同时，在HVS测试模式下，第一晶体管211b控制反转内部数据IDIB， 以使得反转内部数据IDIB处于接地电压VSS。
因此，反转内部数据生成部211实质上操作为NOR (或非)门，该 NOR门具有输入数据DI和测试模式信号VTEST作为输入，并输出反转 内部数据IDIB。
在示例性实施方式中，内部数据生成部213包括第二三态反相器 213a和第二晶体管213b。在正常模式下，第二三态反相器213a通过将 反转内部数据IDIB反转而生成内部数据IDI。在HVS测试模式下，第二 晶体管213b控制内部数据IDI，使得内部数据IDI被维持在接地电压VSS。
换言之，内部数据生成部213实质上操作为NOR门，该NOR门具 有反转内部数据IDIB和测试模式信号VTEST作为输入，并输出内部数 据IDI。
如下面的进一步详细描述，对根据一个示例性实施方式的内部数据 生成单元210中生成的内部数据IDI的逻辑状态和反转内部数据IDIB的 逻辑状态进行控制。
在正常模式下，内部数据IDI和反转内部数据IDIB分别具有对应于 输入数据DI的逻辑状态。例如，在正常模式下，当输入数据DI具有逻
16辑状态"H"时，内部数据IDI和反转内部数据IDIB分别具有逻辑状态"H" 和"L"。
相反，如图5中示出的示例性实施方式中所示，在HVS测试模式下， 内部数据IDI和反转内部数据IDIB 二者中的每一个具有预定的逻辑状态 (例如逻辑状态"L")，而与输入数据DI的逻辑状态无关。具体地说，在 HVS测试模式下，对内部数据IDI和反转内部数据IDIB进行控制，使得 它们中的每一个具有逻辑状态"L"，而与输入数据DI是具有逻辑状态"H" 还是逻辑状态"L"无关。
将注意到，与上面参照图2更详细描述的根据现有技术的HVS测试 电路的内部数据生成单元110不同，在如图5所示根据本发明的一个示 例性实施方式的HVS测试电路200中，内部数据生成单元210对内部数 据IDI和反转内部数据IDIB进行控制，使得它们具有预定的内部逻辑状 态，而与HVS测试模式下输入数据DI的逻辑状态无关。
仍然参照图5，根据一个示例性实施方式的电平移位器230接收内 部数据IDI和反转内部数据IDIB，并生成数字数据DH与反转数字数据 DHB，其中数字数据DH的上拉电压和反转数字数据DHB的上拉电压被 电平移位到高电源电压HVDD。
图7是根据图5中示出的本发明示例性实施方式的电平移位器230 的示意图。图7中示出的电平移位器230为PMOS控制型电平移位器， 其中PMOS晶体管在HVS测试模式下执行控制功能。具体地说并如图7 所示，根据一个示例性实施方式的电平移位器230包括电源端子231、接 地端子232、输出端子233、反转输出端子234、输出上拉单元235、反 转输出上拉单元236、输出下拉单元237以及反转输出下拉单元238。
将高电源电压HVDD施加到电源端子231，而将接地电压VSS施加 到接地端子232。同时，输出端子233提供数字数据DH，而反转输出端 子234提供反转数字数据DHB。
如图7所示，输出上拉单元235布置在电源端子231和输出端子233 之间。在正常模式下，响应于反转数字数据DHB的下拉，输出上拉单元 235将数字数据DH上拉到高电源电压HVDD。相反，在HVS测试模式
17下，输出上拉单元235将数字数据DH上拉，而与反转数字数据DHB的 逻辑状态无关。
在本发明的一个示例性实施方式中，如图7所示，输出上拉单元235 分别包括第一 PMOS晶体管235a至第三PMOS晶体管235c。
具体地说，第一 PMOS晶体管235a布置在电源端子231和输出端子 233之间，并且被反转数字数据DHB选通。
第二PMOS晶体管235b布置在电源端子231和输出端子233之间， 并且与第一 PMOS晶体管235a电串联。响应于测试模式信号VTEST， 第二 PMOS晶体管235b截止(加m off)。
第三PMOS晶体管235c布置在电源端子231和输出端子233之间， 并且与第一 PMOS晶体管235a和第二 PMOS晶体管235b电并联。响应 于测试模式信号VTEST的激活(例如基于测试模式信号VTEST的反转 信号VTESTB转换到逻辑状态"L")，第三PMOS晶体管235c被导通， 随后将数字数据DH上拉到高电源电压HVDD。
反转输出上拉单元236布置在电源端子231和反转输出端子234之 间。在正常模式下，响应于数字数据DH的下拉，反转输出上拉单元236 将反转数字数据DHB上拉到高电源电压HVDD。然而，在HVS测试模 式下，反转输出上拉单元236将反转数字数据DHB上拉，而与数字数据 DH的逻辑状态无关。
仍然参照图7，根据示例性实施方式的反转输出上拉单元236分别 包括第四PMOS晶体管236a到第六PMOS晶体管236c。
更具体地说，第四PMOS晶体管236a布置在电源端子231与反转输 出端子234之间，并且被数字数据DH选通。
第五PMOS晶体管236b布置在电源端子231与反转输出端子234 之间，并且与第四PMOS晶体管236a电串联。响应于测试模式信号 VTEST，第五PMOS晶体管236b截止。
第六PMOS晶体管236c布置在电源端子231和输出端子233之间， 并且与第四PMOS晶体管236a以及第五PMOS晶体管236b电并联。响 应于测试模式信号VTEST的激活，第六PMOS晶体管236c被导通，并
18将反转数字数据DHB上拉到高电源电压HVDD。
如图7所示，输出下拉单元237布置在接地端子232和输出端子233 之间。响应于反转输入数据IDIB的上拉，输出下拉单元237将数字数据 DH下拉到接地电压VSS。
此外，反转输出下拉单元238布置在接地端子232和反转输出端子 234之间。响应于输入数据IDI的上拉，反转输出下拉单元238将反转数 字数据DHB下拉到接地电压VSS。
如下面将进一步详细描述地对根据本发明一个示例性实施方式的电 平移位器230中生成的数字数据DH的逻辑状态和反转数字数据DHB的 逻辑状态进行控制。
例如，在正常模式下，如上所述，数字数据DH和反转数字数据DHB 具有对应于内部数据IDI和反转内部数据IDIB的逻辑状态。相反，例如 在HVS测试模式下，对数字数据DH和反转数字数据DHB进行控制， 使得它们具有预定输出逻辑状态(例如，如图5中所示本发明的示例性 实施方式中示出的逻辑状态"H")，而与内部数据IDI的逻辑状态和反转 内部数据IDIB的逻辑状态无关。
因此，在根据本发明一个示例性实施方式的HVS测试电路200的电 平移位器230中生成的数字数据DH和反转数字数据DHB可以直接用在 NMOS解码器中，而不要求数字数据DH和反转数字数据DHB通过一个 单独的逻辑电路。
因而，与参照图2到4的上述现有技术的HVS测试电路相比，实质
上减少了和/或有效地最小化了在根据本发明一个示例性实施方式的 HVS测试电路200中使用高电源电压HVDD的晶体管的数量。例如，在 表1中列出了根据本发明一个示例性实施方式的HVS测试电路200以及 现有技术的HVS测试电路中使用低电源电压LVDD和使用高电源电压 HVDD的晶体管的数量。
现有技术本发明
使用低电源电压(LVDD)的晶体管的数量48
使用高电源电压(HVDD)的晶体管的数量188
如表1所示，与现有技术的HVS测试电路相比，在根据本发明示例
19性实施方式的HVS测试电路200中，根据本发明的使用低电源电压LVDD 的晶体管的数量有所增加。然而，使用高电源电压HVDD的晶体管要求 的布局面积大约是使用低电源电压LVDD的晶体管要求的布局面积的四 倍那么大。因此，根据本发明一个示例性实施方式的HVS测试电路200 要求的布局面积大约为现有技术的HVS测试电路的布局面积的1/2。
将注意到，本发明的示例性实施方式还可以实现在用于PMOS解码 器的HVS测试电路中，并且本发明的另选示例性实施方式并不限于此。
图8是根据本发明一个示例性实施方式的PMOS解码器的示意图。 具体地说，在图8中，出于例示的目的示出了 1比特PMOS解码器，并 且将注意到，另选的示例性实施方式并不限于此。图8的PMOS解码器 基于正常模式下输入数字数据DH的逻辑状态，生成两个输入电压电平 V21和V22中的一个作为输出信号D0UT2的电压电平。
具体地说，为了对图8中所示PMOS解码器中的晶体管21和22快 速进行HVS测试，当输入电压电平V21和V22被控制为使得它们处于 高电源电压HVDD时，均处于接地电压VSS的数字数据DH和反转数字 数据DHB被施加到晶体管21和22。
为了进行HVS测试，HVS测试电路200 (图5)提供的数字数据DH 和反转数字数据DHB在HVS测试模式下具有接地电压VSS，而与输入 数据的逻辑状态无关。
图9是根据本发明一个另选示例性实施方式的HVS测试电路300的 示意图。将注意到，例如，图9中示出的HVS测试电路300可以被应用 于图8中示出的PMOS解码器，但是另选的示例性实施方式并不限于此。
参照图9， HVS测试电路300包括内部数据生成单元310和电平移 位器330。在一个示例性实施方式中，内部数据生成单元310使用低电源 电压LVDD作为上拉电压，而电平移位器330使用高电源电压HVDD作 为上拉电压。
内部数据生成单元310接收输入数据DI，并生成内部数据IDI和反 转内部数据IDffi。内部数据生成单元310和上面参照图5更详细描述的 内部数据生成单元210基本相同。因此，为了描述的方便，下文中将省略重复的详细描述。
参照图9，根据一个示例性实施方式的电平移位器330接收内部数
据IDI和反转内部数据IDIB，并生成数字数据DH和反转数字数据DHB， 其中上拉电压被电平移位到高电源电压HVDD。
图10是根据图9所示本发明示例性实施方式的HVS测试电路300 的电平移位器330的示意图。如上面更详细描述的，根据图7中所示本 发明示例性实施方式的电平移位器230为PMOS控制型电平移位器，而 图10所示另选示例性实施方式的电平移位器330为NMOS控制型电平 移位器，其中NMOS晶体管在HVS测试模式下执行控制功能。
参照图10，根据一个示例性实施方式的电平移位器330包括电源端 子331、接地端子332、输出端子333、反转输出端子334、输出上拉单 元335、反转输出上拉单元336、输出下拉单元337以及反转输出下拉单 元338。
将高电源电压HVDD施加到电源端子331，而将接地电压VSS施加 到接地端子332。输出端子333输出数字数据DH，而反转输出端子334 输出反转数字数据DHB。
输出上拉单元335布置在电源端子331和输出端子333之间。在正 常模式下，响应于反转数字数据DHB的下拉，输出上拉单元335将数字 数据DH上拉到高电源电压HVDD。相反，在HVS测试模式下，输出上 拉单元335切断(例如电学上断开)输出端子333和电源端子331之间 的连接，而与反转数字数据DHB的逻辑状态无关。结果，有效防止了数 字数据DH的上拉。
更具体地说，根据一个示例性实施方式的输出上拉单元335分别包 括第一 PMOS晶体管335a和第二 PMOS晶体管335b。
第一PMOS晶体管335a布置在电源端子331和输出端子333之间， 并且被反转数字数据DHB选通。
第二 PMOS晶体管335b布置在电源端子331和输出端子333之间， 并且与第一 PMOS晶体管335a电串联。响应于测试模式信号VTEST， 第二PMOS晶体管335b截止。因此，在HVS测试模式下，第二 PMOS
21晶体管335b截止，而与反转数字数据DHB的逻辑状态无关，并由此阻 止了数字数据DH的上拉。
反转输出上拉单元336布置在电源端子331和反转输出端子334之 间。在正常模式下，响应于数字数据DH的下拉，反转输出上拉单元336 将反转数字数据DHB上拉到高电源电压HVDD。然而，在HVS测试模 式下，输出上拉单元336切断(例如在电学上断开)反转输出端子334 和电源端子331之间的连接，而与数字数据DH的逻辑状态无关，并由 此阻止(例如有效防止)反转数字数据DHB的上拉。
更具体地说，反转输出上拉单元336分别包括第三PMOS晶体管 336a和第四PMOS晶体管336b。
第三PMOS晶体管336a布置在电源端子331和反转输出端子334 之间，并且被数字数据DH选通。
第四PMOS晶体管336b布置在电源端子331和反转输出端子334 之间，并且与第三PMOS晶体管336a电串联。响应于测试模式信号 VTEST，第四PMOS晶体管336b截止。因此，在HVS测试模式下，第 四PMOS晶体管336b截止，而与数字数据DH的逻辑状态无关，因此阻 止了反转数字数据DHB的上拉。
输出下拉单元337布置在接地端子332和输出端子333之间。响应 于反转输入数据IDIB的上拉，输出下拉单元337将数字数据DH下拉到 接地电压VSS。在HVS测试模式下，输出下拉单元337使数字数据DH 下拉，而与反转内部数据IDIB的逻辑状态无关。
在一个示例性实施方式中，输出下拉单元337分别包括第一 NMOS 晶体管337a和第二 NMOS晶体管337b。
第一 NMOS晶体管337a布置在接地端子332和输出端子333之间， 并且被反转内部数据IDIB选通。
第二 NMOS晶体管337b布置在接地端子332和输出端子333之间， 并且与第一 NMOS晶体管337a电并联。响应于测试模式信号VTEST被 激活到逻辑状态"H"，第二 NMOS晶体管337b被导通，并将数字数据 DH下拉到接地电压VSS。
22反转输出下拉单元338布置在接地端子332和反转输出端子334之 间。响应于输入数据IDI的上拉，反转输出下拉单元338将反转数字数 据DHB下拉到接地电压VSS。在VHS测试模式下，反转输出下拉单元 338使反转数字数据DHB下拉，而与内部数据IDI的逻辑状态无关。
如图IO所示，根据一个示例性实施方式的反转输出下拉单元338分 别包括第三NMOS晶体管338a和第四NMOS晶体管338b。
第三NMOS晶体管338a布置在接地端子332和反转输出端子334 之间，并且被内部数据IDI选通。
第四NMOS晶体管338b布置在接地端子332和反转输出端子334 之间，并且与第三NMOS晶体管338a电并联。响应于测试模式信号 VTEST被激活到逻辑状态"H"，第四NMOS晶体管338b被导通，并将反 转数字数据DHB下拉到接地电压VSS。
如下面将进一步详细描述地控制由根据本发明一个示例性实施方式 的电平移位器330生成的数字数据DH的逻辑状态和反转数字数据DHB 的逻辑状态。
在正常模式下，数字数据DH和反转数字数据DHB具有分别对应于 内部数据IDI和反转内部数据IDIB的逻辑状态。相反，在HVS测试模 式下，数字数据DH和反转数字数据DHB被控制为使得它们中的每一个 都具有预定的输出逻辑状态(例如，如图9所示本发明示例性实施方式 中的逻辑状态"L")，而与内部数据IDI的逻辑状态和反转内部数据IDIB 的逻辑状态无关。
因此，由根据本发明一个示例性实施方式的HVS测试电路的电平移 位器330生成的数字数据DH和反转数字数据DHB可以直接用在PMOS 解码器中，而不用通过单独的逻辑电路。
因此，与现有技术的HVS测试电路相比，实质上减少了和/或被有 效地最小化了根据图9和图10所示本发明示例性实施方式的HVS测试 电路300中使用高电源电压HVDD的晶体管的数量。
图11是根据本发明另一个另选示例性实施方式的HVS测试电路400 的示意图。将注意到，HVS测试电路400可以应用于根据图8所示的示
23例性实施方式的PMOS解码器，但是另选的示例性实施方式并不限于此。
参照图11，根据本发明一个示例性实施方式的HVS测试电路400 包括内部数据生成单元410和电平移位器430。具体地说，内部数据生成 单元410使用低电源电压LVDD作为上拉电压，而电平移位器430使用 高电源电压HVDD作为上拉电压。
内部数据生成单元410接收输入数据DI，并且生成内部数据IDI和 反转内部数据IDIB。
如图11所示，内部数据生成单元410包括第一逻辑和部411、反相 器413以及第二逻辑和部415。
在其中测试模式信号VTEST被去激活为逻辑状态"L"的正常模式 下，第一逻辑和部411基于输入数据DI而生成内部数据IDI。同时，在 其中测试模式信号VTEST被激活为逻辑状态"H"的HVS测试模式下，第 一逻辑和部411控制内部数据IDI,使得内部数据IDI处于低电源电压 LVDD。
反相器413使第一逻辑和部411的输出反转。
同时，在正常模式下，第二逻辑和部415基于反相器413的输出而 生成反转内部数据IDIB。在HVS测试模式下，第二逻辑和部415控制反 转内部数据IDIB，使得反转内部数据IDIB处于低电源电压LVDD。
如下面将进一步详细描述地对根据一个示例性实施方式的内部数据 生成单元410中生成的内部数据IDI的逻辑状态和反转内部数据IDIB的 逻辑状态进行控制。
在正常模式下，内部数据IDI和反转内部数据IDIB具有对应于输入 数据DI的相应逻辑状态。例如，在正常模式下，当输入数据DI具有逻 辑状态"H"时，内部数据IDI和反转内部数据IDIB分别具有逻辑状态"H" 和逻辑状态"L"。
相反，在HVS测试模式下，内部数据IDI和反转内部数据IDIB每 一个都处于低电源电压LVDD，而与输入数据DI的逻辑状态无关。
仍然参照图11，电平移位器430接收内部数据IDI和反转内部数据 IDIB，并生成数字数据DH和反转数字数据DHB，其中上拉电压被电平移位到高电源电压HVDD。
根据一个示例性实施方式的电平移位器430包括电源端子431、接 地端子432、输出端子433、反转输出端子434、输出上拉单元435、反 转输出上拉单元436、输出下拉单元437以及反转输出下拉单元438。根 据图11所示示例性实施方式的电平移位器430的电源端子431、接地端 子432、输出端子433、反转输出端子434、输出上拉单元435以及反转 输出上拉单元436分别与根据图10所示示例性实施方式的电平移位器 330的电源端子331、接地端子332、输出端子333、反转输出端子334、 输出上拉单元335以及反转输出上拉单元336基本相同，并且下文中省 略了对它们的重复的详细描述。
此外，除了图10的电平移位器330的输出下拉单元337和反转输出 下拉单元338中的每一个均使用两个NMOS晶体管来实现，而图11所示 电平移位器430的输出下拉单元437和反转输出下拉单元438中的每一 个均使用一个NMOS晶体管实现以外，图11所示的示例性实施方式的电 平移位器430的输出下拉单元437和反转输出下拉单元438分别与图10 所示的本发明示例性实施方式的电平移位器330的输出下拉单元337和 反转输出下拉单元338基本相同。
更具体地说，输出下拉单元437布置在接地端子432和输出端子433 之间。响应于反转输入数据IDIB，输出下拉单元437将数字数据DH下 拉到接地电压VSS。在HVS测试模式下，反转内部数据IDIB具有逻辑 状态"H"。因而，在HVS测试模式下，输出下拉单元437使数字数据DH 下拉。
更具体地说并仍然参照图11，根据一个示例性实施方式的输出下拉 单元437包括第一 NMOS晶体管437a。第一 NMOS晶体管437a布置在 接地端子432和输出端子433之间，并且被反转内部数据IDIB选通。
反转输出下拉单元438布置在接地端子432和反转输出端子434之 间。响应于输入数据IDI的上拉，反转输出下拉单元438将反转数字数 据DHB下拉到接地电压VSS。在HVS测试模式下，反转内部数据IDIB 具有逻辑状态"H"。因而，在HVS测试模式下，输出下拉单元438将反
25转数字数据DHB下拉。
如图11所示，输出下拉单元438包括第二NMOS晶体管438a。第 二 NMOS晶体管438a布置在接地端子432和反转输出端子434之间，并 且被内部数据IDI选通。
由根据一个示例性实施方式的电平移位器430生成的数字数据DH 的逻辑状态和反转数字数据DHB的逻辑状态与由图10中所示的本发明 示例性实施方式的电平移位器330生成的数字数据DH的逻辑状态和反 转数字数据DHB的逻辑状态基本相同。
因此，与根据图9和图10分别示出的本发明示例性实施方式的HVS 测试电路200和HVS测试电路300中使用高电源电压HVDD的晶体管 数量相比，进一步减少了在根据图11所示本发明示例性实施方式的HVS 测试电路400中使用高电源电压HVDD的晶体管数量。
因此，根据如这里描述的本发明的示例性实施方式，在HVS测试电 路中，在HVS测试模式下由布置在电平移位器之前的内部数据生成单元 生成的内部数据和反转内部数据被控制为具有高或低的逻辑状态。结果， 由电平移位器提供的数字数据和反转数字数据被直接用在NMOS解码器 中，或者另选地，直接用在PMOS解码器中，而不要求通过单独的逻辑 电路。
因此，在根据本发明示例性实施方式的HVS测试电路中，实质上减 少了和/或有效地最小化了使用高电源电压HVDD的晶体管的数量。
本发明不应当被解释限于这里阐述的示例性实施方式。而是，提供 这些实施方式是为了使公开充分和完整，并将向本领域技术人员充分传 递本发明的范围。
尽管已经参照本发明的示例性实施方式具体示出和描述了本发明， 但是本领域技术人员将理解，在不偏离所附权利要求所限定的本发明的 范围或精神的情况下，可以在形式和细节上做出各种改变。
2权利要求
1. 一种高电压应力测试电路，该高电压应力测试电路包括内部数据生成单元，其使用低电源电压作为上拉电压来生成内部数据和反转内部数据；以及电平移位器，其用于接收所述内部数据和所述反转内部数据，并且用于生成上拉电压被电平移位至高电源电压的数字数据和反转数字数据，其中，在正常模式下，所述内部数据和所述反转内部数据具有对应于输入数据的逻辑状态，在高电压应力测试模式下，所述内部数据和所述反转内部数据具有预定的逻辑状态，而与所述输入数据的逻辑状态无关，在所述正常模式下，所述数字数据和所述反转数字数据分别具有对应于所述内部数据和所述反转内部数据的逻辑状态，并且在所述高电压应力测试模式下，所述数字数据和所述反转数字数据具有预定的逻辑状态，而与所述内部数据的逻辑状态和所述反转内部数据的逻辑状态无关。
2. —种高电压应力测试电路，该高电压应力测试电路包括 内部数据生成单元，其使用低电源电压作为上拉电压来生成内部数据和反转内部数据；以及电平移位器，其用于接收所述内部数据和所述反转内部数据，并且 用于生成上拉电压被电平移位至高电源电压的数字数据和反转数字数 据，其中在正常模式下，所述内部数据和所述反转内部数据具有对应于输入 数据的逻辑状态，在高电压应力测试模式下，所述内部数据和所述反转内部数据具有 接地电压，而与所述输入数据的逻辑状态无关，在所述正常模式下，所述数字数据和所述反转数字数据具有分别对 应于所述内部数据和所述反转内部数据的逻辑状态，并且在所述高电压应力测试模式下，所述数字数据和所述反转数字数据 具有所述高电源电压和所述接地电压中的一个，而与所述内部数据的逻 辑状态和所述反转内部数据的逻辑状态无关。
3. 根据权利要求2所述的高电压应力测试电路，其中，所述内部数据生成单元包括反转内部数据生成部，其在所述正常模式下反转所述输入数据而生成所述反转内部数据，并且在所述HVS测试模式下控制所述反转内部数 据以使得所述反转内部数据具有所述接地电压；以及内部数据生成部，其在所述正常模式下反转所述反转内部数据而生 成所述内部数据，并且在所述HVS测试模式下控制所述内部数据以使得 所述内部数据具有所述接地电压。
4. 根据权利要求3所述的高电压应力测试电路，其中 所述反转内部数据生成部包括用于在所述正常模式下反转所述输入数据而生成所述反转内部数据的第一三态反相器，以及用于在所述HVS 测试模式下控制所述反转内部数据以使得所述反转内部数据具有所述接 地电压的第一晶体管；并且所述内部数据生成部包括用于在所述正常模式下反转所述反转内部 数据而生成所述内部数据的第二三态反相器，以及用于在所述HVS测试 模式下控制所述内部数据以使得所述内部数据具有所述接地电压的第二 晶体管。
5. 根据权利要求2所述的高电压应力测试电路，其中所述电平移位器包括电源端子，通过该电源端子施加所述高电源电压；接地端子，通过该接地端子施加所述接地电压；输出端子，其用于输出所述数字数据；反转输出端子，其用于提供所述反转数字数据；输出上拉单元，其布置在所述电源端子和所述输出端子之间，所述 输出上拉单元被配置为在所述正常模式下，响应于所述反转数字数据 的上拉，将所述数字数据上拉到所述高电源电压；并且所述输出上拉单元被配置为在所述高电压应力测试模式下，上拉所述数字数据，而与 所述反转数字数据的逻辑状态无关；反转输出上拉单元，其布置在所述电源端子和所述反转输出端子之 间，所述反转输出上拉单元被配置为在所述正常模式下，响应于所述 数字数据的下拉，将所述反转数字数据上拉到所述高电源电压；并且所 述反转输出上拉单元被配置为在所述高电压应力测试模式下，上拉所 述反转数字数据，而与所述数字数据的逻辑状态无关；输出下拉单元，其布置在所述接地端子和所述输出端子之间，所述输出下拉单元被配置为响应于反转后的输入数据的上拉，将所述数字 数据下拉到所述接地电压；以及反转输出下拉单元，其布置在所述接地端子和所述反转输出端子之 间，所述反转输出下拉单元被配置为响应于所述输入数据的上拉，将 所述反转数字数据下拉到所述接地电压。
6.根据权利要求5所述的高电压应力测试电路，其中所述输出上拉单元包括第一PMOS晶体管，其布置在所述电源端子和所述输出端子之间， 并且被配置为由所述反转数字数据选通；第二PMOS晶体管，其布置在所述电源端子和所述输出端子之间并 与所述第一PMOS晶体管电串联，并且被配置为响应于在所述HVS测试 模式下激活的测试模式信号而截止；以及第三PMOS晶体管，其布置在所述电源端子和所述输出端子之间并 与所述第一PMOS晶体管以及所述第二PMOS晶体管电并联，并且被配 置为响应于所述测试模式信号的激活而导通，并将所述数字数据上拉到 所述高电源电压，并且所述反转输出上拉单元包括第四PMOS晶体管，其布置在所述电源端子和所述反转输出端子之 间，并且被配置为由所述数字数据选通；第五PMOS晶体管，其布置在所述电源端子和所述反转输出端子之 间并与所述第四PMOS晶体管电串联，并且被配置为响应于所述测试模式信号而截止；以及第六PMOS晶体管，其布置在所述电源端子和所述反转输出端子之 间并与所述第四PMOS晶体管以及所述第五PMOS晶体管电并联，并且 被配置为响应于所述测试模式信号的激活而导通，并将所述反转数字数 据上拉到所述高电源电压。
7.根据权利要求2所述的高电压应力测试电路，其中，所述电平移 位器包括电源端子，通过该电源端子施加所述高电源电压；接地端子，通过该接地端子施加所述接地电压；输出端子，其用于输出所述数字数据；反转输出端子，其用于提供所述反转数字数据；输出上拉单元，其布置在所述电源端子和所述输出端子之间，所述 输出上拉单元被配置为在所述正常模式下，响应于所述反转数字数据 的上拉，将所述数字数据上拉到所述高电源电压；并且所述输出上拉单 元被配置为在所述HVS测试模式下，断开所述输出端子和所述电源端 子之间的电连接，而与所述反转数字数据的逻辑状态无关；反转输出上拉单元，其布置在所述电源端子和所述反转输出端子之 间，所述反转输出上拉单元被配置为在所述正常模式下，响应于所述数字数据的下拉，将所述反转数字数据上拉到所述高电源电压，并且被配置为在所述HVS测试模式下，断开所述反转输出端子和所述电源端 子之间的电连接，而与所述数字数据的逻辑状态无关；输出下拉单元，其布置在所述接地端子和所述输出端子之间，所述 输出下拉单元被配置为在所述正常模式下，响应于所述反转内部数据 的上拉，将所述数字数据下拉到所述接地电压；并且所述输出下拉单元 被配置为在所述HVS测试模式下，下拉所述数字数据，而与所述反转 内部数据的逻辑状态无关；以及反转输出下拉单元，其布置在所述接地端子和所述反转输出端子之 间，所述反转输出下拉单元被配置为在所述正常模式下，响应于所述内部数据的上拉，将所述反转数字数据下拉到所述接地电压；并且所述反转输出下拉单元被配置为在所述HVS测试模式下，下拉所述反转数字数据，而与所述内部数据的逻辑状态无关。
8. 根据权利要求7所述的高电压应力测试电路，其中所述输出上拉单元包括第一PMOS晶体管，其布置在所述电源端子和所述输出端子之间，并且被配置为由所述反转数字数据选通；以及第二PMOS晶体管，其布置在所述电源端子和所述输出端子之间并与所述第一PMOS晶体管电串联，并且被配置为响应于在所述HVS测试模式下激活的测试模式信号而截止；所述反转输出上拉单元包括第三PMOS晶体管，其布置在所述电源端子和所述反转输出端子之间，并且被配置为由所述数字数据选通；以及第四PMOS晶体管，其布置在所述电源端子和所述反转输出端子之间并与所述第三PMOS晶体管电串联，并且被配置为响应于所述测试模式信号而截止；所述输出下拉单元包括第一NMOS晶体管，其布置在所述接地端子和所述输出端子之间，并且被配置为由所述反转内部数据选通；以及第二NMOS晶体管，其布置在所述接地端子和所述输出端子之间并与所述第一NMOS晶体管电并联，并且被配置为响应于测试模式信号，将所述数字数据下拉到所述接地电压，并且所述反转输出下拉单元包括-第三NMOS晶体管，其布置在所述接地端子和所述反转输出端子之间，并且被配置为由所述内部数据选通；以及第四NMOS晶体管，其布置在所述接地端子和所述反转输出端子之间并与所述第三NMOS晶体管电并联，并且被配置为响应于所述测试模式信号，将所述反转数字数据下拉到所述接地电压。
9. 根据权利要求7所述的高电压应力测试电路，其中所述输出上拉单元包括第一PMOS晶体管，其布置在所述电源端子和所述输出端子之间，并且被配置为由所述反转数字数据选通；以及第二PMOS晶体管，其布置在所述电源端子和所述输出端子之间并与所述第一PMOS晶体管电串联，并且被配置为响应于在所述HVS测试模式下激活的测试模式信号而截止；所述反转输出上拉单元包括-第三PMOS晶体管，其布置在所述电源端子和所述反转输出端子之间，并且被配置为由所述数字数据选通；以及第四PMOS晶体管，其布置在所述电源端子和所述反转输出端子之间并与所述第三PMOS晶体管电串联，并且被配置为响应于所述测试模式信号而截止。
10. —种高电压应力测试电路，该高电压应力测试电路包括-内部数据生成单元，其使用低电源电压作为上拉电压来生成内部数据和反转内部数据；以及电平移位器，其用于接收所述内部数据和所述反转内部数据，并且用于生成上拉电压被电平移位至高电源电压的数字数据和反转数字数据，其中，在正常模式下，所述内部数据和所述反转内部数据具有对应于输入数据的逻辑状态，并且所述数字数据和所述反转数字数据具有对应于所述内部数据和所述反转内部数据的逻辑状态，并且在高电压应力测试模式下，所述内部数据和所述反转内部数据被控制为使得它们具有所述低电源电压，而与所述输入数据的逻辑状态无关；并且所述数字数据和所述反转数字数据具有所述接地电压，而与所述内部数据的逻辑状态和所述反转内部数据的逻辑状态无关。
11. 根据权利要求10所述的高电压应力测试电路，其中所述内部数据生成单元包括第一逻辑和部，在所述正常模式下，所述第一逻辑和部基于所述输入数据生成所述内部数据；而在所述高电压应力测试模式下，所述第一逻辑和部对所述内部数据进行控制，以使得所述内部数据具有所述低电源电压；反相器，其用于反转所述第一逻辑和部的输出；以及 第二逻辑和部，在所述正常模式下，所述第二逻辑和部基于所述反相器的输出而生成所述反转内部数据；而在所述高电压应力测试模式下，所述第二逻辑和部对所述内部数据进行控制，以使得所述内部数据具有所述低电源电压。
12.根据权利要求10所述的高电压应力测试电路，其中所述电平移位器包括电源端子，通过该电源端子施加所述高电源电压； 接地端子，通过该接地端子施加所述接地电压； 输出端子，其用于输出所述数字数据； 反转输出端子，其用于提供所述反转数字数据；输出上拉单元，其布置在所述电源端子和所述输出端子之间，所述 输出上拉单元被配置为在所述正常模式下，响应于所述反转数字数据 的上拉，将所述数字数据上拉到所述高电源电压；并且所述输出上拉单 元被配置为在所述高电压应力测试模式下，断开所述输出端子和所述 电源端子之间的电连接，而与所述反转数字数据的逻辑状态无关；反转输出上拉单元，其布置在所述电源端子和所述反转输出端子之 间，所述反转输出上拉单元被配置为在所述正常模式下，响应于所述 数字数据的下拉，将所述反转数字数据上拉到所述高电源电压；并且所述反转输出上拉单元被配置为在所述高电压应力测试模式下，断开所述反转输出端子和所述电源端子之间的电连接，而与所述数字数据的逻辑状态无关；输出下拉单元，其布置在所述接地端子和所述输出端子之间，所述输出下拉单元被配置为响应于所述反转输入数据的上拉，将所述数字 数据下拉到所述接地电压；以及反转输出下拉单元，其布置在所述接地端子和所述反转输出端子之 间，所述反转输出下拉单元被配置为响应于所述输入数据的上拉，将所述反转数字数据下拉到所述接地电压。
全文摘要
本发明涉及高电压应力测试电路。一种高电压应力测试电路，包括内部数据生成单元，其用于生成内部数据和反转内部数据；以及电平移位器，其用于接收内部数据和反转内部数据，并生成数字数据和反转数字数据。在正常模式下，内部数据和反转内部数据具有对应于输入数据的逻辑状态，而数字数据和反转数字数据具有对应于内部数据和反转内部数据的逻辑状态。在高电压应力测试模式下，内部数据和反转内部数据具有预定的逻辑状态，而与输入数据的逻辑状态无关；并且数字数据和反转数字数据具有预定的逻辑状态，而与内部数据的逻辑状态和反转内部数据的逻辑状态无关。
文档编号H01L21/66GK101488467SQ20081018566
公开日2009年7月22日 申请日期2008年12月19日 优先权日2008年1月14日
发明者全龙源 申请人:(株)提尔爱