专利名称：具有应力器的半导体器件及其制造方法
技术领域：
本公开大致涉及制造半导体器件的方法，更具体地涉及具有 应力器(stressor)的半导体器件及其制造方法。
相关技术应力器层被典型地用于在晶体管的沟道区中产生应力以改 善沟道区的载流子迁移率。典型地在形成硅化物之后沉积应力器层。 由沟道区中的应力器层导致的应力为形成应力器层的温度的函数。由 于高温下硅化物的热不稳定性，应力器层无法在高温下形成。因此，需要一种具有应力器的半导体器件及其制造方法。
附图简要说明通过示例说明本发明，并且本发明并不限于附图，其中相同 的附图标记表示相同的元素。图中的所示元素为简便和清晰起见而被 示出，并不需要依据比例绘制。
图1为一处理阶段期间的半导体器件的视图；
图2为一处理步骤期间的半导体器件的视图；
图3为一处理步骤期间的半导体器件的视图；
图4为一处理步骤期间的半导体器件的视图；
图5为一处理步骤期间的半导体器件的视图； [(K)10]图6为一处理步骤期间的半导体器件的视图；
图7为一处理步骤期间的半导体器件的视图； [(K)12]图8为一处理步骤期间的半导体器件的视图；以及
图9为一处理步骤期间的半导体器件的视具体实施例方式—方面，提供了一种形成半导体器件的方法。该方法包括在
半导体层的顶表面上形成栅极电介质。该方法进一步包括在栅极电介 质上形成栅极层叠。该方法进一步包括在栅极层叠周围形成侧壁间隔 物。该方法进一步包括注入，使用侧壁间隔物作为掩模以在半导体层 中形成深源极/漏极区。该方法进一步包括在深源极/漏极区上以及栅极 层叠顶表面上形成晶体碳化硅区。该方法进一步包括使用镍来将碳化 硅区转化为硅化物区。另一方面，提供了一种形成半导体器件的方法。该方法包括 在具有多晶硅顶表面的硅层上形成栅极层叠。该方法进一步包括在栅 极层叠的相对侧上的硅层中形成深源极/漏极区。该方法进一步包括形 成源极/漏极碳化硅区以及栅极碳化硅区，其中源极/漏极碳化硅区具有 暴露的顶表面并与深源极/漏极区直接接触，而栅极碳化硅区具有暴露 的顶表面并与栅极层叠直接接触。该方法进一步包括用镍硅化该源极/ 漏极碳化硅区和栅极碳化硅区。又一方面，提供了一种包括硅层的半导体器件。该半导体器 件包括在硅层上的栅极层叠。该半导体器件进一步包括在栅极层叠周 围的侧壁间隔物。该半导体器件进一步包括位于栅极层叠侧面上的硅 层中的并与侧壁间隔物的边缘大致对准的深源极/漏极区。该半导体器 件进一步包括直接位于深源极/漏极区上的硅化物区，其中硅化物区包 括镍、碳和硅。图1示出处理步骤期间的半导体器件10的视图。半导体器 件IO可包括使用半导体材料在衬底12上的隐埋氧化物(BOX) 14上 形成的器件。这里所述的半导体材料可为任意半导体材料或材料的组 合，诸如砷化镓、锗化硅、硅等以及上述的组合。半导体器件10可进 一步包括半导体层16。半导体器件10可进一步包括在栅极电介质层20上形成的栅极层叠18。栅极电介质层20可形成在半导体层16的顶 表面26上。侧壁间隔物24可形成在栅极层叠18周围。在形成侧壁间 隔物24之前，可在栅极层叠18周围形成衬垫22。衬垫22可在半导体 层16上横向延伸，如图1所示。使用栅极层叠20作为掩模，可在半 导体层16中形成源极/漏极延伸部。接下来，使用栅极层叠20作为掩 模，可在半导体层16中形成深源极/漏极区28、 30。尽管关于特定步 骤来解释图1，也可使用其他步骤来形成半导体器件10。半导体器件 10可为p-MOS晶体管或n-MOS晶体管。接下来，如图2所示，可在半导体层16的顶表面26上外延 生长外延碳化硅(Si:C)层(碳掺杂的硅层)，并且可在栅极层叠18 的顶表面上生长多晶Si:C层。这将导致形成与半导体层16的顶表面 26以及栅极层叠18的顶表面直接接触的Si:C区32、 34和36。在一个 实施例中，Si:C区32、 34和36的厚度可在100到200埃的范围内。接下来，如图3所示，可在半导体器件10的整个表面上沉 积金属层38。可通过沉积镍、镍铂合金、铂或任何其他合适的金属来 形成金属层38。在一个实施例中，金属层38的厚度可在50到150埃 的范围内。接下来，如图4所示，金属层38可经受一次或多次(多个 退火)退火步骤并由此形成硅化物区40、 42和44。由于金属层38中 的材料与Si:C区32、 34和36中的埋层硅(underlying silicon)的反应， 可形成硅化物区40、 42和44。作为示例，可在250到500摄氏度的温 度范围内形成退火步骤。当沉积的金属层38为镍时，硅化物区40、42、 44可为碳化硅镍(NiSi:C)区。可选地，硅化物区40、 42和44可为 PtSi:C区或NiPtSi:C区。可移除任何残留的金属，例如Ni。接下来，如图5所示，可在硅化物区40、 42和44上沉积应 力器层46。由于惨入碳至硅化物导致的硅化物区40、 42和44的较高稳定性，可在比之前可能的温度更高的温度下沉积应力器层46。在一 个实施例中，可在至少550摄氏度的温度下沉积应力器层46。可使用 化学气相沉积或等离子增强化学气相沉积来沉积应力器层46。应力器 层46的厚度可在300到800埃范围内。由于在半导体器件10的沟道 区中由应力器层46产生较高的应力，所以可获得较高的驱动电流。应 力器层46可在半导体器件10的沟道区中产生张应力，或者应力器层 46可在半导体器件IO的沟道区中产生压应力。在一个实施例中，应力 器层46可为双蚀刻停止层，使得其可以在p-MOS晶体管的沟道区中 产生压应力并在n-MOS晶体管的沟道区中产生张应力。尽管未进一步 描述，可在沉积应力器层46之后执行诸如接触形成的额外步骤。在一可选实施例中，如图6所示，可通过执行非晶化注入并 随后执行碳注入48来形成非晶Si:C区50、52和54。可在3keV到5keV 范围的能量水平以及5el4原子/cn^到lel6原子/cn^范围的剂量水平执 行碳注入48。接下来，如图7所示，可在半导体器件10的整个表面上沉 积金属层56。可通过沉积镍、镍铂合金或铂来形成金属层56。在一个 实施例中，金属层56厚度可在50到150埃的范围内。在沉积金属层 56之前，非晶Si:C区50、 52和54可经受固相外延(SPE)退火而导 致非晶Si:C区50、 52和54转化为晶体Si:C区51、 53和55。尽管图 6和7图示了一种用于形成晶体Si:C区51、 53和55的特定过程。作 为示例，可在形成半导体层16中的凹槽之后外延生长晶体Si:C区51、 53和55。接下来，如图8所示，金属层56可经受一次或多次(多个 退火)退火步骤并因此形成硅化物区58、 60和62。由于金属层56中 的材料与Si:C区51、 53和55中的埋层硅的反应，可形成硅化物区58、 60和62。作为示例，可在250到500摄氏度的温度范围内形成退火步 骤。当所沉积的金属层56为镍时，硅化物区58、 60、 62可为碳化镍硅(NiSi:C)区。可选地，硅化物区58、60和62可为PtSi:C区或NiPtSi:C
区。可移除任何残留金属，诸如Ni。接下来，如图9所示，可在硅化物区58、 60和62上沉积应 力器层64。由于硅化物区58、 60和62的较高稳定性，可在比之前的 可能温度更高的温度下沉积应力器层64。在一个实施例中，可在至少 550摄氏度的温度下沉积应力器层64。可使用化学气相沉积或等离子 增强化学气相沉积来沉积应力器层64。应力器层64的厚度可在300到 800埃的范围内。由于在半导体器件10的沟道区域中由应力器层64产 生较高应力，所以可获得较高的驱动电流。应力器层64可在半导体器 件10的沟道区中产生张应力，或者应力器层64可在半导体器件10的 沟道区中产生压应力。在一个实施例中，应力器层64可为双蚀刻停止 层，使得其可在p-MOS晶体管的沟道区中产生压应力并在n-MOS晶 体管的沟道区中产生张应力。尽管未进一步描述，可在沉积应力器层 64之后执行诸如接触形成的额外步骤。尽管已参照特定传导类型或电势极性描述了本发明，但本领 域技术人员应理解，传导类型和电势极性可被反转。此外，尽管按照 移除各种层讨论了上述实施例，但移除并不一定意味着完整移除该层。 换言之，可移除该层的很小一部分。然而，这些小部分的存在并不影 响半导体器件的电学特性。此外，说明书和权利要求中的"前"、"后"、"顶"、"底"、"上"、 "下"以及类似术语，即便有的话，用于说明目的而并非一定用于描述永 久的相对位置。要明白的是，在此使用的术语可在适当情况下互换， 使得在此描述的本发明所述实施例例如可在其他取向而不是所示或其 他所述的那些取向上操作。尽管参照特定实施例描述了本发明，但在不脱离如所附权利 要求所阐述的本发明的范围的情况下，可做出各种修改和改变。因此，说明书和附图应视为说明性的而不是限制性的，所有这些修改应视为 均包括在本发明的范围内。参照特定实施例而在此描述的任何益处、 优点或解决方案并不意在被解释为任何或全部权利要求的关键的、必 需的或基本特征或元素。此夕卜，在此使用的术语"一"被定义为一个或多于一个。此夕卜，
权利要求中诸如"至少一个"和"一个或更多"的引导短语的使用不应当 被解释为暗示了由不定冠词"一"引导另一个权利要求元素将包含这
种引导的权利要求元素的任何特定权利要求限制为仅包含一个该元素 的发明，甚至在当相同权利要求包括引导短语"一个或更多"或"至少一 个"以及诸如"一"或的不定冠词时。对于定冠词的使用，也是如此。除非另外说明，诸如"第一"和"第二"的术语用于任意地区分 这些术语描述的元素。因此，这些术语并不必要意在指示这些元素的 时间或其他优先次序。
权利要求
1.一种在半导体层中和在半导体层上形成半导体器件的方法，包括在所述半导体层的顶表面上形成栅极电介质；在所述栅极电介质上形成栅极层叠；在所述栅极层叠周围形成侧壁间隔物；使用所述侧壁间隔物作为掩模进行注入，以在所述半导体层中形成深源极/漏极区；在所述深源极/漏极区和所述栅极层叠的顶表面上形成是晶体的碳化硅区；以及使用镍来将所述碳化硅区转化为硅化物区。
2. 根据权利要求l所述的方法，进一步包括，在所述深源极/漏极 区和所述栅极层叠上进行硅化的步骤之后，沉积应力器层。
3. 根据权利要求2所述的方法，其中沉积应力器层的步骤迸一步 的特征在于，在至少550摄氏度的温度下执行化学气相沉积。
4. 根据权利要求3所述的方法，其中沉积应力器层的步骤进一步 的特征在于，所述应力器层包括镍。
5. 根据权利要求1所述的方法，其中形成碳化硅区的步骤进一步 的特征在于，移除所述半导体层表面处的部分所述深源极/漏极区以及 从所述栅极层叠的顶表面处的所述栅极层叠移除一部分，并随后外延 地生长所述碳化硅区。
6. 根据权利要求1所述的方法，其中形成碳化硅区的步骤进一步 的特征在于执行向所述深源极/漏极区和所述栅极层叠的顶表面中的注入，以形成非晶区；将碳注入至所述非晶区中，以形成碳掺杂的非晶区；以及 退火以将所述碳掺杂的非晶区转化为是晶体的碳化硅区。
7. 根据权利要求1所述的方法，其中形成碳化硅区的步骤进一步 的特征在于，在所述深源极/漏极区和所述栅极层叠的顶表面上外延地 生长所述碳化硅区。
8. 根据权利要求7所述的方法，其中使用镍的步骤进一步的特征 在于使用铂和镍的合金。
9. 根据权利要求7所述的方法，其中硅化步骤进一步的特征在于 沉积包括镍的层；加热以使得所述碳化硅区硅化；以及 移除包括镍的所述层的残留部分。
10. 根据权利要求9所述的方法，其中将层沉积的步骤进一步的特征在于该层包括铂。
11. 根据权利要求1所述的方法，进一步包括执行注入，以在 邻近于所述栅极层叠的衬底中形成源极/漏极延伸部。
12. —种在硅层中和在硅层上形成半导体器件的方法，包括 在具有多晶硅顶表面的硅层上形成栅极层叠；在所述栅极层叠的相对侧上的所述硅层中形成深源极/漏极区；形成源极/漏极碳化硅区和栅极碳化硅区，其中所述源极/漏极碳化 硅区具有暴露的顶表面并与所述深源极/漏极区直接接触，且所述栅极碳化硅区具有暴露的顶表面并与所述栅极层叠直接接触；以及 用镍来硅化所述源极/漏极碳化硅区和栅极碳化硅区。
13. 根据权利要求12所述的方法，其中形成栅极碳化硅区和源极/漏极碳化硅区的步骤进一步的特征在于，移除所述硅层表面处的部分 所述深源极/漏极区以及从所述栅极层叠顶表面处的所述栅极层叠移除 一部分，并随后外延地生长所述源极/漏极碳化硅区和栅极碳化硅区。
14. 根据权利要求12所述的方法，其中形成栅极碳化硅区和源极/漏极碳化硅区的步骤进一步的特征在于执行向所述深源极/漏极区和所述栅极层叠的顶表面中的注入，以形成非晶区；将碳注入至所述非晶区中，以形成碳掺杂的非晶区；以及 退火以将所述碳掺杂的非晶区转化为所述源极/漏极碳化硅区和 栅极碳化硅区。
15. 根据权利要求12所述的方法，其中形成源极/漏极碳化硅区和 栅极碳化硅区的步骤进一步的特征在于，在所述深源极/漏极区和所述 栅极层叠的顶表面上外延地生长所述碳化硅区。
16. 根据权利要求12所述的方法，其中形成深源极/漏极区的步骤包括在所述栅极层叠周围形成侧壁间隔物；以及，使用所述侧壁间 隔物作为掩模而向所述半导体层中进行注入，该方法进一步包括执行注入以在邻近所述栅极层叠的衬底中形成源极/漏极延伸部。
17. 根据权利要求12所述的半导体器件，其中通过使用铂和镍的合金执行所述硅化步骤。
18. 一种半导体器件，包括 硅层；所述硅层上的栅极层叠； 所述栅极层叠周围的侧壁间隔物；深源极/漏极区，位于所述栅极层叠侧面上的所述硅层中并大致对准于所述侧壁间隔物的边缘；直接位于所述深源极/漏极区上的硅化物区，其中所述硅化物区包 括镍、碳和硅。
19. 根据权利要求18所述的半导体器件，其中所述硅化物区进一 步包括铂。
20. 根据权利要求18所述的半导体器件，进一步包括在所述栅极层叠和所述深源极/漏极区上的应力器层。
全文摘要
在半导体层(16)中形成半导体器件(10)。在半导体层(16)的顶表面上形成栅极电介质(20)。在栅极电介质(20)上形成栅极层叠(18)。在栅极层叠(18)周围形成侧壁间隔物(24)。使用侧壁间隔物(24)作为掩模，执行注入以在半导体层中形成深源极/漏极区(28、30)。在深源极/漏极区(28、30)和栅极层叠的顶表面上形成碳化硅区(32、36、34)。使用镍将碳化硅区(32、34、36)硅化。
文档编号H01L21/336GK101689506SQ200880016955
公开日2010年3月31日 申请日期2008年4月23日 优先权日2007年5月22日
发明者保罗·A·格吕多斯基, 斯特凡·措尔纳, 维拉拉格哈文·德翰达帕尼 申请人:飞思卡尔半导体公司