单片式半导体开关及制作方法

专利名称：单片式半导体开关及制作方法
技术领域：
本发明涉及单片式半导体开关及制作方法。
背景技术：
场效应晶体管(FET)被包括在各式各样半导体装置应用中的半导体芯片中。例 如，在电机驱动器、直流转换器和整流器中，FET被用作包括低侧开关和高侧开关的半桥配 置中的半导体开关。考虑这些应用的进一步发展，需要在确保合适的装置特性的同时提高 集成度。


附图被包括以提供对实施例的进一步理解，并被结合到本说明书中且构成本说明
书的一部分。附图示出了实施例，且与说明书一起用于解释本发明的原理。其他实施例和
实施例的很多预期的优点将容易意识到，因为它们通过参考下面的详细描述而变得更好理
解。附图的元件不必相对于彼此成比例。相似的附图标记指示相应的相似部件。 图1示出根据一个实施例的包括作为高侧开关的第一FET和作为低侧开关的第二
FET的半导体装置的一部分的简化图。 图2示出包括n型横向DM0S(双扩散金属氧化物半导体)高侧开关和n型横向 匿0S低侧开关的半导体装置的一部分的示意图。 图3示出根据一个实施例的包括n型横向匿0S高侧开关和n型沟槽匿0S低侧开 关的半导体装置的一部分的示意图，该n型沟槽DMOS低侧开关具有低侧开关的单元阵列中 的肖特基接触区域。 图4示出根据一个实施例的包括p型沟槽MOSFET高侧开关和n型沟槽MOSFET低 侧开关的半导体装置的一部分的示意性剖面图。 图5示出根据一个实施例的包括n型沟槽MOSFET高侧开关和具有n型多晶硅隔 离物的n型沟槽MOSFET低侧开关的半导体装置的一部分的简化剖面图。
图6示出根据一个实施例的包括分别具有邻接沟槽侧壁的n型半导体区的n型沟 槽MOSFET高侧开关和n型沟槽MOSFET低侧开关的半导体装置的一部分的示意性剖面图。
图7示出根据一个实施例的用于低压应用的包括n型沟槽MOSFET高侧开关和n 型沟槽MOSFET低侧开关的半导体装置的一部分的示意性剖面图。 图8A示出包括一个具有第一FET和第二FET的半导体管芯的半导体装置的示意 性平面图，该半导体管芯容纳在CanPAK封装中。 图8B示出图8A中示出的半导体装置沿着切割线AA'的示意性剖面图。 图8C示出图8A中示出的半导体装置沿着切割线BB'的示意性剖面图。 图8D示出一印刷电路板(PCB)的简化平面图，该印刷电路板上安装有图8A所示
的半导体装置以及输入电容。 图9示出其上安装有输入电容的如图2中示出的半导体装置的一部分的示意性剖面图。 图IOA示出根据一个实施例的半导体装置的示意性平面图，该半导体装置包括安
装在引线框架上的一个半导体管芯、安装在该一个半导体管芯上的输入电容以及互连该一
个半导体管芯和外部引脚的导电夹(conductive clip)。 图10B示出图10A的半导体装置模塑状态下的示意性平面图。 图ll示出一半导体装置的示意性平面图，该半导体装置包括安装在引线框架上
的一个半导体管芯、安装在该一个半导体管芯上的输入电容以及互连该一个半导体管芯和
外部引脚的导电夹，该引线框架暴露于封装的外部。 图12示出一半导体装置的示意性平面图，该半导体装置包括安装在引线框架上 的一个半导体管芯、互连该一个半导体管芯和外部引脚的导电夹以及安装在该导电夹上的 输入电容，该引线框架暴露于封装的外部。 图13示出一半导体装置的示意性平面图，该半导体装置包括安装在引线框架上 的一个半导体管芯、互连该一个半导体管芯和外部引脚的导电夹、安装在导电夹上的输入 电容以及分配给该一个半导体管芯的低侧开关上的不同负载的两个栅极引脚，该引线框架 暴露于封装的外部。 图14示出一半导体装置的示意性平面图，该半导体装置包括安装在引线框架上
的一个半导体管芯、互连该一个半导体管芯和外部引脚的导电夹、安装在该一个半导体管
芯上的输入电容以及分配给该一个半导体管芯的低侧开关上的不同负载的两个栅极引脚。 图15是说明根据一个实施例的制作半导体装置的方法的简化流程图。 图16A至16K示出根据一个实施例的半导体管芯的示意性剖面图，这些剖面图用
于说明制作包括呈半桥配置的第一沟槽FET和第二沟槽FET的半导体装置的方法。
具体实施例方式
在下面的详细描述中参考附图，附图形成详细描述的一部分，且其中通过说明的 方式示出可以实践本发明的具体实施例。就这方面而言，诸如"顶"、"底"、"前"、"后"、"前 导"、"尾部"等方向术语是参照所描述的(多幅)图中的方向而使用的。因为实施例中的组
件可以以很多不同方向布置，所以方向术语仅用于说明目的而没有任何限制的意思。应当 理解，可以使用其他实施例，且可以在不偏离本发明的范围的条件下做出结构或逻辑改变。
因此下面的详细描述不应视为有限制的意思，且本发明的范围由所附权利要求限定。
应当理解，除非有明确说明，此处描述的各种示例性实施例的特征可以彼此组合。
下面，将结合附图描述半导体装置及制作方法的实施例。 此处描述的半导体装置的一个实施例包括具有第一和第二 FET的一个半导体管 芯，其中，第一 FET的源极/漏极之一与第二 FET的源极/漏极之一分别电耦合到一个半导 体管芯的第一侧处的至少一个接触区域。第一FET的源极/漏极中的另一个、第一FET的 栅极、第二FET的源极/漏极中的另一个以及第二FET的栅极分别电耦合到该一个半导体 管芯的与第一侧相对的第二侧处的接触区域。第一FET的源极/漏极中的另一个的接触区 域、第一 FET的栅极的接触区域、第二 FET的源极/漏极中的另一个的接触区域以及第二 FET的栅极的接触区域分别彼此电隔离。 当考虑下面的定义、描述和描述性特征时，实施例的上述和进一步的特征和优点将变得明显，其中各个图中的相似附图标记用于表示相似的组件。尽管这些描述涉及具体 细节，应当理解，变型可以且确实存在，且这些变型基于此处的描述对于本领域技术人员而 言是显见的。 图1示意性示出包括一个半导体管芯101的半导体装置100的一部分。该一个 半导体管芯101包括第一FET 110和第二FET 120，其中第一FET 110的源极/漏极的一 个连接111和第二FET 120的源极/漏极的一个连接121分别电耦合到该一个半导体管 芯101的第一侧102处的接触区域130。第一FET 110的源极/漏极的另一连接112、第一 FET 110的栅极113、第二FET 120的另一连接122以及第二 FET 120的栅极123分别电耦 合到该一个半导体管芯101的与第一侧102相对的第二侧103处的接触区域135、 136、 137 和138。第一FET 110的源极/漏极的另一连接112的接触区域135、第一FET 110的栅极 113的接触区域136、第二FET 120的另一连接122的接触区域137以及第二 FET 120的栅 极123的接触区域138分别彼此电隔离。因而，第一FET IIO和第二FET 120单片集成在 该一个半导体管芯101中，形成半桥配置。 该一个半导体管芯101可以包括半导体基板，举例而言，该半导体基板可以是诸 如单晶或多晶硅基板的硅基板、SiGe基板、SiC基板或诸如A (III) -B (V)(例如GaAs或GaN) 的半导体化合物基板。该一个半导体管芯101还可以包括外延半导体层以及掺杂和不掺杂 部分、原先已经制作好的导电结构、组件、器件和绝缘结构。掺杂部分可以例如通过离子注 入和后续退火形成或通过扩散形成。在一个实施例中，该一个半导体管芯101的仅有半导 体元件是呈半桥配置的第一FET 110和第二FET120。根据另一实施例，除了第一 FET 110 和第二FET 120之外，该一个半导体管芯101例如包括诸如电阻器、电容器、双极晶体管、二 极管的另外的半导体元件和器件。这些另外的半导体元件和器件可以构成用于第一和第二 FET的单片集成驱动器IC。举例而言，第一和第二 FET的接触区域136、 137可以是分别通 过诸如金属线的导电元件电连接到驱动器IC的接触栓(contact plug)。
第一 FET 110例如可以是横向FET或诸如沟槽FET的垂直FET。第一 FET 110可 以是P型或n型的。举例而言，第一FET IIO可以是诸如金属氧化物半导体FET(MOSFET) 的金属绝缘体半导体FET(MISFET)、结型FET(JFET)或高电子迁移率晶体管(HEMT)，例如基 于InGaAs/InP/AlInAs、AlGaN/GaN和Si/SiGe异质结构的HEMT。 在图1所示的实施例中，第一 FET 110的源极/漏极的一个连接111和第二 FET 120的源极/漏极的一个连接121通过单个接触区域130在第一侧102互连。根据另一实 施例，第一 FET 110的源极/漏极的一个连接111和第二 FET 120的源极/漏极的一个连 接121可以电耦合到第一侧102处的分离的接触区域。这些分离的接触区域可以通过在引 线框架上安装该一个半导体管芯101的第一侧102而互连，即电耦合。
半导体装置100例如还可以包括诸如驱动器IC的第二或另外的半导体管芯。这 些另外的半导体管芯可以例如通过接合引线电耦合到公共封装中的该一个半导体管芯。
图2是包括一个半导体管芯201的半导体装置200的一部分的示意性剖面图，该 一个半导体管芯201包括呈半桥配置的第一 n型横向DM0S210和第二 n型横向DMOS 220。 该一个半导体管芯201包括诸如n+型硅基板的n+型半导体基板240以及在该n+型半导体 基板240上形成的p型外延层241。该p型外延层241构成第一n型横向匿OS 210和第 二 n型横向匿OS 220 二者中的体区域。在p型外延层241的第一侧242，诸如n型漏极延伸区域243、用作沟道区域的p型区域224、用作源极区域的n+型区域245的半导体区域在 P型外延层241中形成。在第一n型横向匿OS 210中，导电栓246电耦合该n+型半导体基 板240到在p型外延层241的第一侧242处形成的n型漏极延伸区域243。第二 n型横向 DM0S220的n+型区域245通过延伸通过p型外延层241的导电栓246 (诸如C栓246 (碳)) 电耦合到半导体基板214。因而，第一n型横向匿OS 210的源极和第二n型横向匿OS 220 的漏极经由在该一个半导体管芯210的第一侧202处的n+型半导体基板240电耦合。在该 第一侧202，金属层或金属层叠层可以在n+型半导体基板240上形成。因而可以获得作为 高侧开关的第一 n型横向匿OS 210和作为低侧开关的第二 n型横向匿0S220的半桥配置。
第一 n型横向匿OS 210的漏极经由第二导电栓247电耦合到在该一个半导体管 芯210的与第一侧202相对的第二侧203处的接触区域235。第二 n型横向匿OS 220的 n+型区域245，即源极区域经由第二导电栓247电耦合到在该一个半导体管芯201的第二 侧203处的接触区域237。 被隔离结构249环绕的第一 n型横向匿OS 210的栅极区域248a电耦合到在该一 个半导体管芯201的第二侧203处的接触区域(在图2中未示出)。第二 n型横向匿OS 220的栅极区域248b也电耦合到在该一个半导体管芯201的第二侧203处的接触区域(在 图2中未示出)。第一横向匿OS 210的栅极区域248a的接触区域、第二横向匿OS 220的 栅极区域248b的接触区域以及接触区域235和237分别彼此电隔离。
作为p型外延层241的一部分的第一横向匿OS 210的体区域可以经由与导电栓 邻接的P+型区域250a连接到n+型半导体基板240。作为p型外延层241的一部分的第二 横向匿OS 220的体区域可以经由第二导电栓247和在p型外延层241中形成的p+型区域 250b连接到接触区域237。 图3示出包括一个半导体管芯301的半导体装置300的一部分的示意性剖面图， 该一个半导体管芯301包括呈半桥配置的n型横向匿0S310和n型沟槽FET 320。
类似于图2中示出的实施例，该一个半导体管芯301包括n+型半导体基板340和 在其上形成的P型外延层341。类似于图2中示出的第一n型横向匿0S 210，n型横向匿0S 310包括n型漏极延伸区域343、用作沟道区域的p型区域344、用作源极区域的n+型区域 345、第一和第二导电栓346、347、与导电栓346邻接的p+型半导体区域350a、栅极区域348a 以及该一个半导体管芯301的第二侧303处的接触区域335。 n型沟槽FET 320包括在p型外延层341中形成的作为漏极的n型阱区域351以 及在P型外延层341中形成的p型体区域352。沟槽353从p型外延层341的第一侧342 延伸通过P型体区域352到达n型阱区域351中。在沟槽353中，形成栅极区域348b以及 绝缘结构349的一部分。n+型源极区域345经由第二导电栓347电耦合到在该一个半导体 管芯301的第二侧303处的接触区域347。 p型体区域352经由p+型区域350b和第二导 电栓347也电耦合到接触区域337。栅极区域348a、348b可以如图2所示的前一实施例中 描述的那样连接。 肖特基接触区域355包括由导电栓347的材料制成的肖特基接触，且n型阱区域 351被包括在n型沟槽FET 320的单元阵列中。通过电耦合高侧n型横向匿OS 310的源极 和低侧沟槽320的漏极，可以获得半桥配置。包括肖特基区域355的这种半桥配置例如可 以用在DC/DC转换器中。
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图4示出包括一个半导体管芯401的半导体装置400的一部分的示意性剖面图， 该一个半导体管芯401包括呈半桥配置的p型沟槽FET 410和n型沟槽FET 420。该一个 半导体管芯401包括p型沟槽FET 410的区域中的p+型半导体基板440以及n型沟槽FET 420的区域中的n+型半导体基板440。例如，半导体基板440的厚度可以是几十微米，例如 40 ii m，且半导体基板440可以例如在半导体基板440上形成p型外延层441之前通过扩散 被选择性掺杂。P型沟槽FET 410的漏极和n型沟槽FET 420的漏极经由至少一个导电层 (诸如在该一个半导体管芯401的第一侧402处形成的金属层或金属层叠层)电耦合。
类似于上面参考图3所述的n型沟槽FET 320， n型沟槽FET 420包括构成FET 420的漏极的n型阱区域、p型体区域452、有栅极区域448b形成在其中的沟槽453、也部分 地形成于沟槽453中的绝缘结构449、经由导电栓447电耦合到该一个半导体管芯401的与 第一侧402相对的第二侧403处的接触区域437的n+型源极区域445。 p型体区域452经 由P+型区域450b和导电栓447电耦合到接触区域437。 p型沟槽FET 410包括在p型外延层441中形成的n型体区域460、栅极区域448a 和绝缘结构449的一部分布置在其中的沟槽453、经由导电栓447电耦合到该一个半导体管 芯401的第一侧403处的接触区域435的p+型源极区域450a。 n型体区域460经由n+型 区域445和导电栓447电耦合到接触区域435。 如上面参考图2所示的实施例所述，栅极区域448a、448b可以电耦合到第二侧403 处的接触区域。 图5涉及包括一个半导体管芯501的半导体装置500的一部分的示意性剖面图， 该一个半导体管芯501包括呈半桥配置的作为高侧开关的第一n型沟槽FET 501和作为低 侧开关的第二 n型沟槽FET 520。 该一个半导体管芯501包括n+型基板540，该n+型基板540具有在该n+型半导体 基板540上形成的第一 n型外延层541a、在第一 n型外延层541a上形成的第二 p型外延层 541b以及在该第二 p型外延层541b上形成的第三n型外延层541c。第二 p型外延层541b 构成第一沟槽FET510和第二沟槽FET 520 二者的体区域。 沟槽553从第三n型外延层541c的第一侧542延伸到第一 n型外延层541a中。 在第一沟槽FET 510的沟槽553内，形成栅电极区域548a和绝缘结构549的一部分，而在 第二沟槽FET 520的沟槽553中，形成栅电极区域548b和绝缘结构549的另一部分。
第一沟槽FET 510还包括电耦合第二 p型外延层541b到n+型基板540的第一导 电栓546、在第一 n型外延层541a中形成的n+型源极区域565、在第三n型外延层541c中 形成的n+型漏极区域566以及电耦合到n+漏极区域566的接触区域535。
第二沟槽MOSFET 520还包括诸如n+型多晶硅隔离物的导电隔离物567作为电耦 合到该一个半导体管芯501的第二侧503处的接触区域537的源极区域。第二导电栓547 和p+型区域550b提供接触区域537和构成第二沟槽FET 520的体区域的第二 p型外延层 541b之间的电连接。 图6示出包括一个半导体管芯601的半导体装置600的一部分的示意性剖面图， 该一个半导体管芯610包括作为高侧开关的第一 n型沟槽FET 610和作为低侧开关的第二 n型沟槽FET 620的半桥配置。 类似于图5所示的实施例，该一个半导体管芯601包括n+型半导体基板640、在n+
9型半导体基板640上形成的第一 n型外延层641a、在第一 n型外延层641a上形成的第二 p 型外延层641b，但与图5中所示的实施例不同的是，第三p型外延层641c在第二 p型外延 层641b上形成。 除了第三p型外延层641c中形成的n+型区域666之外，第一沟槽FET 610包括 与沟槽653横向相邻且在相邻沟槽653之间彼此相对的n型区670，沟槽653从第三p型外 延层641c的第一侧642延伸到第一 n型外延层641a中。n型区670和n+型区域666构成 FET 610的漏极。在沟槽653内，形成栅极区域648a和绝缘结构649的一部分。第一沟槽 FET 610还包括在第一n型外延层641a中形成的n+型源极区域665。第一导电栓646电耦 合第二 P型外延层641b到n+型半导体基板640。第二导电栓647提供n+型漏极区域666 到该一个半导体管芯601的第二侧603处的接触区域635的电连接。 第二沟槽FET 620包括从第三p型外延层641c的第一侧642延伸到第一 n型外 延层641a中的沟槽653。在沟槽内，形成栅极区域648b和绝缘结构649的一部分。n+型源 极区域672在第三p型外延层641c中形成，而与沟槽653的侧壁横向相邻的n型区671在 n+型源极区域672和第二 p型外延层641b之间形成，在相邻两个沟槽653之间彼此相对。 n+型源极区域672经由第二导电栓647电耦合到在该一个半导体管芯601的第二侧603处 的接触区域637。第二导电栓647和第三p型外延层641c内的p+型区域650b提供接触区 域637和构成第二沟槽FET 620的体区域的第二 p型外延层641b之间的电连接。
图7示出包括一个半导体管芯701的半导体装置700的一部分的示意性剖面图， 该一个半导体管芯710包括第一 n型沟槽FET 710和第二 n型沟槽FET 720的半桥配置。
该一个半导体管芯包括其上形成有p型外延层741的n+型基板740。其中包括栅 电极748a、748b和绝缘结构749的一部分的沟槽753从p型外延层741的第一侧742延伸 到n+型基板740中。p型外延层741构成第一沟槽FET 710和第二沟槽FET 720 二者的体 区域。n+型半导体基板740构成第一沟槽FET 710的源极和第二沟槽FET 720的漏极。在 P型外延层741中形成的n+型区域766构成第一沟槽FET 710的漏极区域，该漏极区域766 经由第二导电栓747电耦合到该一个半导体管芯701的与第一侧702相对的第二侧703处 的接触区域735。第一导电栓746电耦合构成第一沟槽FET 710的体区域的p型外延层741 到n+型半导体基板740。 在第二沟槽FET 720的p型外延层741中形成的n+型区域772构成经由第二导 电栓747电耦合到该一个半导体管芯701的第二侧703处的接触区域737的源极区域。构 成第二沟槽FET 720的体区域的p型外延层741经由p+型区域750b和导电栓747电耦合 到接触区域737。半导体装置700例如可用于低压应用。 图8A示出包括一个半导体管芯801中的半桥配置的半导体装置800的示意性平 面图，该半导体管芯801具有容纳在CanPAK封装805中的高侧FET和低侧FET。该一个半 导体管芯801使高侧FET的源极/漏极之一和低侧FET的源极/漏极之一经由该一个半导 体管芯801的第一侧(在图8A中未示出)电耦合。高侧FET的源极/漏极中的另一个电 耦合到该一个半导体管芯801的与该第一侧相对的第二侧处的接触区域835，低侧FET的源 极/漏极中的另一个电耦合到第二侧处的接触区域837，高侧FET的栅极电耦合到第二侧处 的接触区域836且低侧FET的栅极电耦合到第二侧处的接触区域838。接触区域835、836、 837和838分别彼此电隔离。
图8B示出图8A中所示的半导体装置800沿着切割线AA'的示意性剖面图。所述 高侧FET的源极/漏极之一经由该一个半导体管芯的与第二侧803相对的第一侧802处的 接触区域830电耦合到所述低侧FET的源极/漏极之一。尽管在该一个半导体管芯801的 两侧上都形成接触区域，CanPAK封装的所有电连接器，诸如连接器839a、839b、839c、839d 都设置在底侧。 图8C示出图8A中所示的半导体装置800沿着切割线BB'的示意性剖面图。类 似于图8B中示出的接触区域835和837，经由设置在CanPAK封装805的底侧的栓839d和 839e可访问电耦合到高侧FET和低侧FET的栅极的接触区域836、838。
在图8D示出的印刷电路板(PCB)809的简化平面图中，半导体装置800被安装到 PCB 809上，该PCB 809具有焊接在其上的输入电容825。输入电容825电耦合在半导体装 置800的接触区域835和837之间。输入电容825可靠近半导体装置800的连接器839b 和839c而布置以减小寄生电感。 图9示出图2中所示的半导体装置200以及经由焊料926电耦合在接触区域205 和207即高侧FET 210的漏极和低侧FET 220的源极之间的输入电容925的示意性剖面图。
将输入电容925放置在该一个半导体管芯201的半桥配置上，可以减小寄生电容 且因而可以减小半桥配置的相位节点(phase node)处即低侧FET的漏极处的电压过冲。因 此，可以提高同步整流的效率。 图10A示出一半导体装置100的示意性平面图，该半导体装置100包括如图l所示 的一个半导体管芯101，该一个半导体管芯101经由第一侧102安装在引线框架170上。输 入电容125例如通过焊料安装且电耦合到该一个半导体管芯101的接触区域135和137。接 合引线175a、175b电耦合该一个半导体管芯101的高侧FET、低侧FET的接触区域136、 138 到连接器139d、139e。导电夹178a、178b电耦合接触区域135、 137到相应的连接器139b和 139c。引线框架170对应于半桥配置的相位节点且可经由连接器139a访问。连接器139a、 139b、 139c、 139d、 139e可分别对应于诸如V。ut的输出引脚，诸如电源引脚Vin的输入引脚、接 地引脚、用于高侧开关的栅极引脚和用于低侧开关的栅极引脚。
在图10B中示出的示意性平面图中，示出了模塑之后的半导体装置100。
图11示出根据另一实施例的半导体装置100的示意性平面图。图11中示出的实 施例在导电夹178a、178b和连接器139a…139e的布置方面不同于图IOA中示出的实施例。 在图11中所示的实施例中，引线框架170暴露于半导体装置100的封装的外部。因此，引 线框架170等于连接器139a。 图12示出根据另一实施例的半导体装置100的示意性平面图。图12中示出的实 施例在导电夹178a、178b和输入电容125的布置方面不同于图11所示的实施例。在图12 所示的实施例中，输入电容125经由导电夹178a、178b电耦合到该一个半导体管芯101的 接触区域135和137。 图13示出根据另一实施例的半导体装置100的示意性平面图。图13中示出的实 施例在导电夹178a、178b和连接器139a…139e的布置方面不同于图12所示的实施例。图 13所示的实施例还包括电耦合到低侧FET的第一栅极接触区域138a的连接器139f和电耦 合到低侧FET的第二栅极接触区域138b的连接器139e。低侧开关的不同部分可经由接触 区域138a、138b驱动，这允许提高低侧开关在负载和频率方面的效率。
图14示出根据另一实施例的半导体装置100的示意性平面图。图14中示出的实 施例在导电夹178a、178b、连接器139a…139f和输入电容125的布置方面不同于图13所示 的实施例。在图14所示的实施例中，输入电容125电耦合且安装到该一个半导体管芯101 的接触区域135和137上。 图15说明根据另一实施例制作半导体装置的方法的简化流程图。在S100，在一个 半导体管芯内形成第一和第二 FET，其中第一 FET的源极/漏极之一和第二 FET的源极/漏 极之一分别电耦合到该一个半导体管芯的第一侧处的至少一个接触区域，且其中第一 FET 的源极/漏极中的另一个、第一FET的栅极、第二FET的源极/漏极中的另一个和第二FET 的栅极分别电耦合到该一个半导体管芯的与第一侧相对的第二侧处的接触区域，第一FET 的源极/漏极中的另一个的接触区域、第一 FET的栅极的接触区域、第二 FET的源极/漏极 中的另一个的接触区域和第二 FET的栅极的接触区域分别彼此电隔离。
图16A至16K涉及制作一半导体装置的方法，该半导体装置包括一个半导体管芯 中的第一和第二沟槽FET中的半桥配置，该一个半导体管芯诸如是如图5所示的一个半导 体管芯501。 根据图16A，在n+型半导体基板540上形成第一 n型外延层541a。 如图16B所示，使用第一掩模580，形成穿过第一n型外延层541a延伸到n+型半
导体基板540的第一导电栓546。第一掩模可以是光刻图形化的掩模。 参考图16C，在第一 n型外延层541a上形成第二 p型外延层541b。在第二 p型外
延层541b上形成第三n型外延层541c。 如图16D所示，使用第二掩模581，形成从第三n型外延层541c的第一侧542延伸 到第一 n型外延层541a中的沟槽553。沟槽553例如可以通过蚀刻形成。
如图16E所示，在沟槽553的侧壁形成隔离物582，且诸如P或As的n型掺杂剂被 注入到待形成高侧开关的区域中的第一 n型外延层541a中。第三掩模584使n型掺杂剂 583远离待形成低侧开关的区域。 如图16F所示，在移除掩模581、584和隔离物582之后，在沟槽553内形成栅电极 区域548a、548b和绝缘结构549。作为示例，可以形成作为绝缘结构549 —部分的栅极氧 化物层，且随后沉积多晶硅。在回刻多晶硅以形成栅电极548a、548b之后，沟槽553被填充 以构成绝缘结构549的另一部分的氧化物。在绝缘结构549的形成过程中，n型掺杂剂583 可以扩散，形成待形成高侧开关的区域中的n+型源极区域565。 参考图16G，n型掺杂剂585注入到第三n型外延层541c中。在构成绝缘结构549 的一部分的第三n型外延层541c上形成绝缘层。因此，绝缘结构549可以包括诸如氧化硅 (例如，热生长氧化硅)、硼磷硅酸盐玻璃(BPSG)、磷硅酸盐玻璃(PSG)和氮化硅的多个电介 质材料。 如图16H所示，例如通过使用光刻的选择性蚀刻对绝缘结构549的一部分进行图 形化。通过图形化，移除待形成低侧开关的区域中的第三n型外延层541c。第三n型外延 层541c的图形化例如可通过台面蚀刻实施。 如图161所示，扩散掺杂剂585，形成待形成高侧开关的区域中的n+型漏极区域 566。掺杂剂585的扩散可以通过热处理实现。而且，在待形成低侧开关的区域中的沟槽 553的侧壁形成诸如n+型多晶硅隔离物的导电隔离物567。 p型掺杂剂被注入到第二 p型外延层541b，且通过适当选择p型掺杂剂586的剂量，这些掺杂剂还可以注入到第三n型外
延层541c，从而可以无需在第三n型外延层541c上形成另外的掩模。p型掺杂剂586的剂
量可以选择为使得这些掺杂剂不补偿n+型漏极区域566的n型掺杂剂。 参考图16J，例如通过层沉积和凹陷，在相对的两个导电隔离物567之间形成第二
导电栓547，例如碳(C)栓。通过接触孔在沟槽553的加宽端提供栅电极(在图16G中没
有示出)的接触。这些加宽端可以是沿着垂直于图16J的绘制平面的方向的沟槽553的部分。 如图16K所示，通过沉积和光刻图形化形成例如(多个)金属层的接触区域535、 537，所述金属层例如是AlSiCu或TiW/Cu，接触区域535、537电耦合到高侧FET 510的n+ 型漏极区域566、作为低侧FET 520的源极区域的导电隔离物567。因而，该一个半导体管 芯501包括呈半桥配置的单片集成的高侧FET 510和低侧FET 520。 尽管已经示出和描述了具体实施例，本领域普通技术人员应当理解，在不偏离本 发明的范围的条件下，可以使用各种备选和/或等价实施例来代替示出和描述的具体实施 例。本申请旨在涵盖此处讨论的具体实施例的任何修改或变型。因此，本发明仅由权利要 求及其等价物来限定。
1权利要求
一种半导体装置，包含一个半导体管芯，具有彼此相对的第一侧和第二侧，且包含第一和第二FET；其中该第一FET的第一源极/漏极与该第二FET的第一源极/漏极电耦合到该一个半导体管芯的第一侧处的至少一个接触区域；其中该第一FET的第二源极/漏极、该第一FET的栅极、该第二FET的第二源极/漏极以及该第二FET的栅极电耦合到该一个半导体管芯的第二侧处的接触区域；其中该第一FET的第二源极/漏极的接触区域、第一FET的栅极的接触区域、该第二FET的第二源极/漏极的接触区域以及该第二FET的栅极的接触区域彼此电隔离。
2. 根据权利要求1所述的半导体装置，其中该第一和第二 FET是n型沟道横向FET且 其中从该第一侧处的至少一个接触区域到该第一和第二晶体管的第一源极/漏极的电连 接包括导电栓。
3. 根据权利要求1所述的半导体装置，其中该第一 FET是n型沟道横向FET且该第二 FET是n型沟道沟槽FET，且其中从该第一侧处的第一 FET的接触区域到该第一 FET的第一 源极/漏极的电连接包括导电栓。
4. 根据权利要求3所述的半导体装置，还包含与该第二 FET的第一和第二源极/漏极 并联连接的肖特基二极管。
5. 根据权利要求1所述的半导体装置，其中该第一 FET是p型沟道沟槽FET且该第二 FET是n型沟道沟槽FET。
6. 根据权利要求1所述的半导体装置，其中该第一和第二 FET是n型沟道沟槽FET，该 n型沟道沟槽FET包括作为在该一个半导体管芯的n型半导体基板之上形成的p型外延层 的一部分的P型体区域。
7. 根据权利要求6所述的半导体装置，其中该一个半导体管芯包含该n型半导体基板、 该n型半导体基板上的第一 n型外延层以及该第一 n型外延层上的p型外延层的叠层。
8. 根据权利要求7所述的半导体装置，还包含延伸穿过该第一FET的区域中的第一n型外延层的导电栓，其中，分别地，该导电栓的 一端与该第一 FET的p型体区域接触而该导电栓的另一端与该n型半导体基板接触。
9. 根据权利要求7所述的半导体装置，其中该叠层包含该p型外延层上的第二 n型外 延层。
10. 根据权利要求6所述的半导体装置，还包含分别与该第一 FET和该第二 FET的沟槽的侧壁邻接的n型半导体区，且其中，两个n型 半导体区在相邻两个沟槽之间的区域中彼此相对布置。
11. 根据权利要求6所述的半导体装置，其中该p型外延层位于该n型半导体基板上。
12. 根据权利要求1所述的半导体装置，还包含包括单个引线框架的封装，该一个半导 体管芯经由该第一侧安装在该单个引线框架上。
13. 根据权利要求12所述的半导体装置，还包含布置在该一个半导体管芯的第一侧上 的电容器，该电容器电耦合在该一个半导体管芯的第二侧处的第一和第二 FET的源极/漏 极的接触区域之间。
14. 根据权利要求12所述的半导体装置，还包含导电夹，分别电耦合在该一个半导体管芯的第二侧处的第一和第二 FET的源极/漏极的接触区域与封装的弓I脚之间。
15. 根据权利要求12所述的半导体装置，其中该封装的引线框架在一侧暴露，该侧与 其上安装有该一个半导体管芯的那侧相对。
16. —种半导体装置，包含一个半导体管芯，包括第一 n型沟道横向FET和第二 n型沟道沟槽FET ;其中该第一 FET的源极/漏极之一与该第二 FET的源极/漏极之一分别电耦合到该一 个半导体管芯的第一侧处的至少一个接触区域；其中该第一 FET的源极/漏极中的另一个、该第一 FET的栅极、该第二 FET的源极/漏 极中的另一个以及该第二FET的栅极分别电耦合到该一个半导体管芯的与第一侧相对的 第二侧处的接触区域；其中该第一 FET的源极/漏极中的另一个的接触区域、该第一 FET的栅极的接触区域、 该第二FET的源极/漏极中的另一个的接触区域以及该第二FET的栅极的接触区域分别彼 此电隔离；以及封装，包括单个引线框架，该一个半导体管芯经由第一侧安装该单个引线框架上。
17. —种用于制作半导体装置的方法，该方法包含在一个半导体管芯内形成第一和第二 FET，其中该第一 FET的源极/漏极之一与该第二 FET的源极/漏极之一分别电耦合到该一个半导体管芯的第一侧处的至少一个接触区域； 且其中该第一 FET的源极/漏极中的另一个、该第一 FET的栅极、该第二 FET的源极/漏极 中的另一个以及该第二FET的栅极分别电耦合到该一个半导体管芯的与第一侧相对的第 二侧处的接触区域，该第一 FET的源极/漏极中的另一个的接触区域、该第一 FET的栅极的 接触区域、该第二 FET的源极/漏极中的另一个的接触区域以及该第二 FET的栅极的接触 区域分别彼此电隔离。
18. 根据权利要求17所述的方法，其中该第一和第二 FET的形成包括 在n型半导体基板上形成第一 n型外延层；在该第一 FET的区域中形成穿过该第一 n型外延层到达该n型半导体基板的导电栓； 在该n型外延层上形成p型外延层，该p型外延层经由该导电栓电耦合到该n型半导 体基板；在该第一 FET和第二 FET的区域中都形成穿过该p型外延层且进入到该第一 n型外延 层中的沟槽；以及在该沟槽内形成栅极电介质和栅电极，该P型外延层组成该第一 FET和该第二 FET 二 者的体区域。
19. 根据权利要求18所述的方法，其中该第一和第二 FET的形成包含 在该P型外延层上形成第二 n型外延层。
20. 根据权利要求18所述的方法，其中该第一和第二 FET的形成包含 经由所述沟槽的侧壁将n型掺杂剂引入到该p型外延层中。
21. 根据权利要求17所述的方法，其中该第一和第二 FET的形成包含 在n型半导体基板上形成p型外延层；在该第一 FET和第二 FET的区域中都形成穿过该p型外延层且进入到n型半导体基板 中的沟槽；在该沟槽内形成栅极电介质和栅电极，该P型外延层组成该第一 FET和该第二 FET 二 者的体区域。
22. 根据权利要求17所述的方法，还包含 将第一和第二 FET分别形成为n型沟道横向FET，包括 在n型半导体基板上形成p型外延层；由延伸穿过P型外延层的导电栓形成从第一侧处的至少一个接触区域到该第一和第 二晶体管的源极/漏极之一的电连接。
23. 根据权利要求17所述的方法，还包含分别地，将第一 FET形成为n型沟道横向FET，将第二 FET形成为n型沟道沟槽FET，包括在n型半导体基板上形成p型外延层；以及由延伸穿过P型外延层的导电栓形成从在第一侧处的该第一FET的接触区域到该第一 FET的源极/漏极之一的电连接。
24. 根据权利要求23所述的方法，还包含形成与该第二 FET的源极/漏极的一个和另一个并联连接的肖特基接触区域。
25. —种用于制作半导体装置的方法，该方法包含在一个半导体管芯内形成第一 n型沟道横向FET和第二 n型沟道沟槽FET，其中该第一 FET的源极/漏极之一与该第二 FET的源极/漏极之一分别电耦合到该一个半导体管芯的 第一侧处的至少一个接触区域；且其中该第一 FET的源极/漏极中的另一个、该第一 FET的 栅极、该第二FET的源极/漏极中的另一个以及该第二FET的栅极分别电耦合到该一个半 导体管芯的与第一侧相对的第二侧处的接触区域，该第一 FET的源极/漏极中的另一个的 接触区域、该第一 FET的栅极的接触区域、该第二 FET的源极/漏极中的另一个的接触区域 以及该第二FET的栅极的接触区域分别彼此电隔离；经由该第一侧将该一个半导体管芯安装到单个引线框架上；以及 将安装在该单个引线框架上的该一个半导体管芯安放在封装中。
全文摘要
本发明涉及单片集成半导体开关及其制作方法。一方面是关于单片集成半导体开关及其制作方法。一个实施例提供具有第一和第二FET的一个半导体管芯。该第一FET的源极/漏极之一与该第二FET的源极/漏极之一分别电耦合到该一个半导体管芯的第一侧处的至少一个接触区域。该第一FET的源极/漏极中的另一个、该第一FET的栅极、该第二FET的源极/漏极中的另一个以及该第二FET的栅极分别电耦合到该一个半导体管芯的与第一侧相对的第二侧处的接触区域。该第一FET的源极/漏极中的另一个的接触区域、该第一FET的栅极的接触区域、该第二FET的源极/漏极中的另一个的接触区域以及该第二FET的栅极的接触区域分别彼此电隔离。
文档编号H01L21/50GK101794781SQ201010104538
公开日2010年8月4日 申请日期2010年1月27日 优先权日2009年1月27日
发明者J·克伦里, J·肖斯沃尔, L·戈尔根斯, M·波尔兹尔, O·黑伯伦, W·里杰 申请人:英飞凌科技奥地利有限公司