一种半导体功率器件的背面掺杂区的结构的制作方法
【专利摘要】本发明公开了一种半导体功率器件的背面掺杂区的结构，器件的背面包括以下特征：在靠近背面至少有一独立的P+区域12与背面金属接触，在P+区靠近背面金属两旁是N型区17，N型区17厚度小于1um，浓度范围为5×1014/cm3至5×1017/cm3，这N型层与背面金属形成非欧姆接触，有一低掺杂的P型层11把这N型层17与N型缓冲区10分隔开，N型缓冲区离背表面比P型层11和P+区12为深，低掺杂P型层11的离背表面结深比P+区浅，与半导体背面接触为金属电极。
【专利说明】
一种半导体功率器件的背面掺杂区的结构
技术领域
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[0001]本发明是涉及一种半导体功率器件的结构，更具体地说是涉及一种半导体功率器件的硅片的背面掺杂区的结构。
【背景技术】
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[0002]1980年，美国RCA公司申请了第一个IGBT专利，1985年日本东芝公司做出了第一个工业用IGBT。从器件的物理结构上来说，它是非透明集电极穿通型IGBT，简称为穿通型IGBT (Punchthrough IGBT-缩写为PT-1GBT)。PT-1GBT是制造在外延硅片上。要生长厚度厚於IlOum的外延，技术上有困难，而且成本会急剧增高，所以，PT-1GBT —般只适用于耐压为400V至1200V范围内。若要制造耐压为1700V或2500V或3300V或以上，早期都用非穿通型IGBT (Non-punchthrough IGBT，缩写为NPT-1GBT)，器件直接制造在厚度有几百微米的FZ N型硅片上，器件集电结的P型区或P型/N型区是由离子注入形成的。
[0003]于1996年，Motorola公司发表了一篇文章描述有关制造非穿通IGBT的研究，侧重如何在薄硅片上制造集电极的工艺，所用的FZ N型硅片最薄只约有170um厚。翌年，Infineon公司也发表了用10um厚的FZ N型硅片做出600V的NPT-1GBT。99年左右，工业用新一代的IGBT开始投产，这种新一代的IGBT是一种高速开关器件，它的电压降为正温度系数，它不需要用重金属或辐照来减短器件中少子寿命，主要用的技术是超薄硅片工艺加上弱集电结(或称为透明集电结)。Infineon公司称之为场截止IGBT，接下来几年，各主要生产IGBT的公司都相继推出类似的产品。从那时起，IGBT在电学性能上得到了质的飞跃，发展迅速并主导了中等功率范围的市场。
[0004]此种所谓场截止IGBT器件的背面结构主要有一 N型缓冲层10和一集电结P型层11如图1所示，P型层的厚度一般不大于I微米，掺杂浓度范围约I X 11Vcm3至5X 10 18/cm3范围之间，这P型层与背面金属组成弱集电极，当器件从开通状态关断时，N型载流子(即电子)可以容易地穿过P型层直接被背靣集电极收集，这些N型载流子存留在N型基区和N型缓冲区的时间很短，所以关断时没有像一般PT型IGBT的留下一长的电流尾巴。
[0005]随着功率器件IGBT技术的发展，IGBT的开关速度越来越快，在应用系统里，具有快速开关的IGBT需要求采用快速恢复的二极管(FRD)作为续流二极管。开关器件IGBT每一次从开通至关断过程中，续流二极管会由导通状态变为截止状态。而这一过程要求二极管具有快又软的恢复特性。在应用过程中，希望系统的功耗小，可靠性高和较小的电磁噪声，这对IGBT和FRD都有很高要求，然而，在很长一段时间里，业界忽视了快速恢复二极管(FRD)的开发，因为FRD的性能跟不上，成为限制整个系统的效能，雖然IGBT的性能很好，也无法发挥出来，快速恢复二极管的作用受到了高度的重视。
[0006]自2000年以来，用薄硅片工艺来制作IGBT的工艺发展迅速，随着薄硅片IGBT制作的成熟，自然地相应的技术也被用来制作FRD。早期薄硅片工艺主要著力于如何磨薄硅片，如何处理研磨后的背靣，如何对磨薄后硅片的背面做离子注入和如何做退火等等工艺上的问题，早期场截止IGBT的背面结构比较简单如图1所示。用薄片工艺制作的FRD则如图2所示，这些背面结构都是只有一种掺杂区如11或14与背面金属接触。
[0007]于2010，英飞倫公司提出一改良结构(US7884389B2)，这结构是在P型区域加入多个高掺杂的P+型小区如图3所示，这些P+型小区12可与背靣金属形成良好的欧姆接触，在导通时，可以有效地注入空穴，使导通压降保持在低电位，关断时，电子可以在没有P+区的弱集电极处被有效快速地收集，使器件仍然有很快的关断速度，这结构的缺点是P型区的纵向边缘比较深，如图3所示，为了避免在P区处有穿通情况发生而影响击穿电压，N型缓冲层厚度要比较厚或浓度比较高，在使用同一注入剂量和退火条件下，需要使用有较高注入能量的离子注入机才能满足缓冲层厚度的需求，致使一些注入能量较低的离子注入机不宜使用，从而间接增加成本。
【发明内容】
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[0008]以上所述说的场截止IGBT或用薄的FZ N型硅片制造的FRD，其背面部份的结构对器件的性能是很关键的，本发明的目的在于提出一种更优化而实用可行的一种半导体功率器件硅片的背面结构，实施本发明有如下几个不同的方案:
[0009]方案(I):本发明是用来改良IGBT背靣结构的，其背靣结构如图4所示，在靠近背面至少有一独立的P+区域与背面金属接触，在P+区域外是N型区域，以FZ硅片原来的N型掺杂浓度与背面金属接触，背面金属与N+区的接触是欧姆接触，与FZ N型区的接触是非欧姆接触，这结构在正向导通时，透过P+区与金属的良好欧姆接触，空穴注入效率很高，可減少导通压降，当处在导通状态的IGBT被关断时，N型载流子不会被困在N型区里，电子会直接流经N型区至背面金属，关断速度不会因之前注入大量空穴电子对而受太大的影响，关断速度基本上是与一般的场截止IGBT —样快。
[0010]方案⑵:图4的背面金属，其中有部份与P+接触，有部份是与N型区接触，与N型区接触的是非欧姆接触，这接触不会有效地把P+短路从而增加导通压降。假若这部份接触有影响导通压降，本方案可以解决这问题，就是在背面至少有一 P+区13的宽度大于200um如图5的结构所示，在这区域内没有N型区，这P+区的中心部份会很容易被偏置而开始注入空穴，从而减少导通压降。
[0011]方案(3):方案(I)和方案(2)若被用在场截止结构上，在反向偏置时，可能会使耗尽层与P+区相接触而引起穿通电流，导至击穿电压降低，不合规格，本方案可解决这问题。本方案与之前的方案不同之处是在P+区与N型基区之间加一N型缓冲区，如图6的结构所示，有一付加的N型区15包围着P+区，这付加的N型区的浓度为5 X 11Vcm3至5 X 10 17/cm3，这付加N型区可以避免反置时耗尽层扩展至P+区，图7和8是另一有付加N型缓冲层的结构，这也可避免穿通发生。
[0012]方案(4):本方案在背面靠近金属处放置一 P型层11如图9所示，浓度范围为5 X 11Vcm3至5 X 10 17/cm3,厚度小于lum，结深比P+区浅，这P型层把金属与N型基区隔离，使P+区没有被短路，这会使P+在加上导通偏置时，更容易地注入空穴，使导通压降更低，当器件从导通状态被关断时，电子可以穿过掺杂浓度较低的P型区，直接被背后金属收集，关断速度很快。
[0013]方案(5):本方案是方案⑷的进一步改良，其背靣结构如图10和11所示，把方案(4)里的P型层结深往表面方向推进约0.2um至1.5um深，然后在靠近背面金属处放置一薄的N型层17，厚度小于lum，浓度范围为5 X 1014/cm3至5 X 10 1Vcm3,这N型层与背面金属相接触，但不会把P+区短路，因为有一低掺杂的P型层把这N型层17与N型缓冲区10分隔开，当器件处于前向导通偏置时，P+可以有效地注入空穴，使导通压降变低，当从导通状态被关断时，电子会相对容易地穿过P型层到N型层，然后迅速地被背面金属收集，关断速度会很快。之前的方案比较适用于IGBT，只需稍为调整，那些结构便变为更适用于FRD，
[0014]方案(6):本方案的背面结构是至少有一独立的N+区与背面金属相接触，N+区之外是一 P型层与背面金属相接触，如图12所示，P型层厚道小于1.0um,浓度范围为5 X 114/cm3至5 X 1017/cm3，金属与N+接触为欧姆接触，与P型层接触为非欧姆接触，当FRD正向导通时，电子可透过N+与金属的欧姆接触有效又容易地注入电子，P型区与金属的接触是非欧姆接触，不容易接收从表面阳极P型区注入的空穴，所以在N型扩展区内电子和空穴能有效地调制起来，使导通压降变低，当导通状态被关断时，电子会流经背面的N+区至背面金属，若扩展区的剩余电子很快便被抽走，关断的软性因子会变小了，即关断会变硬，这会引起电路振荡，甚至会做成器件损坏。本方案可以防止这情况发生，主要就是靠那些靠近背面的P型薄层，这P型薄层的浓度足夠高，使得电子无效穿过，再者，关断时还可注入空穴，透过注入的空穴把电子拖着，使电子被抽走的速度慢下来，从而增加关断时的软性因子，这可避免引起电路振荡，减少辐射对周边的干扰。透过控制N+的宽度与深度，和P型层的厚度，会间接地控制了露在P型层上的N+的区域，这可有效地控制N+的有效发射和收集电子的区域，从而控制了导通与关断的特性。
[0015]方案(7):本方案更进一步增加关断时的软性因子，就是在N+的顶部(即N+区离背面最远处)付加一 P型区19如图13所示，这P型区可透过注入N+区的同时又用较高的注入能量注入P型杂质离子，这N+的顶部的P型层与靠近背面金属的P型层合起来能有效地控制关断时电子的流走率，从而有效地控制关断时的软性因子。
[0016]方案(8):方案(6)和方案(7)若被用在场截止结构上，即用薄的FZ硅片制作的FRD，耗尽层在反向偏置时可能会碰到靠近背面金属的P型区，这样在反向偏置时，可能会有穿通现象而引起击穿电压变得太低。本方案可解决这问题，方法是在P+区与N型基区之间加一 N型缓冲区，如图14所示的结构，这付加的N型区的浓度为5X 11Vcm3至5X 10 17/cm3，这付加N型区可以避免反置时耗尽层扩展至P+区，与之相接触从而引起穿通电流。
[0017]以上所述有些方案较为适用於IGBT，有些较为适用於FRD，大致上各背面结构的方案均可用于半导体功率器件如IGBT或RC-1GBT或FRD或MCT或GTO ;或功率MOS管。
【附图说明】
[0018]附图用来提供对本发明的进一步理解，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制，在附图中:
[0019]图1是一般的场截止IGBT器件的横截面结构示意图；
[0020]图2是一般用薄硅片工艺制造的FRD的横截面结构示意图；
[0021]图3是有两种掺杂区域与背面金属接触的RC-1GBT的横截面结构示意图；
[0022]图4是本发明方案(I)的器件的横截面结构示意图；
[0023]图5是本发明方案(2)的器件的横截面结构示意图；
[0024]图6是本发明方案(3)的器件的横截面结构示意图；
[0025]图7是本发明方案(3)的器件的横截面结构示意图；
[0026]图8是本发明方案(3)的器件的横截面结构示意图；
[0027]图9是本发明方案(4)的器件的横截面结构示意图；
[0028]图10是本发明方案(5)的器件的横截面结构示意图；
[0029]图11是本发明方案(5)的器件的横截面结构示意图；
[0030]图12是本发明方案(6)的器件的横截面结构示意图；
[0031]图13是本发明方案(7)的器件的横截面结构示意图；
[0032]图14是本发明方案(8)的器件的横截面结构示意图；
[0033]图15是本发明实施例1的形成功率器件的表面结构示意图；
[0034]图16是本发明实施例1的完成研磨工序后不意图；
[0035]图17是实施例1的对娃片200的背表面注入氢掺杂质离子不意图；
[0036]图18是实施例1的对硅片的背表面透过掩膜版注入硼掺杂质离子示意图；
[0037]图19是本发明实施例1完成背面电极20后器件的横截面结构示意图；
[0038]图20是实施例2的对硅片的背表面注入硼掺杂质离子示意图；
[0039]图21是本发明实施例2完成背面电极20后器件的横截面结构示意图；
[0040]图22是实施例3的对娃片的背表面注入As掺杂质离子不意图；
[0041]图23是本发明实施例3完成背面电极20后器件的横截面结构示意图；
[0042]图24是本发明实施例4的形成功率器件的表面结构示意图；
[0043]图25是本发明实施例4的完成研磨工序后不意图；
[0044]图26是实施例4的对娃片的背表面注入硼掺杂质离子不意图；
[0045]图27是实施例4的对硅片的背表面透过掩膜版注入P31掺杂质离子示意图；
[0046]图28是本发明实施例4完成背面电极20后器件的横截面结构示意图；
[0047]图29是本发明实施例5完成背面电极20后器件的横截面结构示意图；
图30是实施例6的对硅片的背表面透过掩膜版注入Bll掺杂质离子示意图；
图31是本发明实施例6完成背面电极20后器件的横截面结构示意图。
[0048]参考符号表:
[0049]I钝化层
[0050]2铝合金层
[0051]3层间介质
[0052]4 高掺杂的多晶硅
[0053]5N型源区
[0054]6 接触孔沟槽底部的P型高掺杂区
[0055]7P型基区
[0056]8 沟槽底的N型区
[0057]9N型基区
[0058]10 N型缓冲层
[0059]11 靠近背面金属的P型区
[0060]12 靠近背面金属的P+型区
[0061]13 靠近背面金属的宽度大于200um的P+型区
[0062]14靠近背面金属的N+型区
[0063]15包围P+区付加的N型区
[0064]16包围P+区顶部付加的N型区
[0065]17与金属相互接触的N型层
[0066]18N+独立区
[0067]19N+独立区顶部付加的P型区
[0068]20背面金属层
[0069]100原来未减薄之前的衬底
[0070]200完成磨薄工序后的衬底
【具体实施方式】
[0071]实施例1:
[0072]如图15所示，整个功率器件的芯片的制造工艺可分为前道工序和后道工序，前道工序把器件的表面单元，如IGBT器件表面的UMOS单元制造在硅片100的前表面，在硅片的前表面之上为UMOS单元的层间介质3，金属层2 (钛/氮化钛层，钨和铝合金)和钝化层I。制造在硅片100表面上的器件也可以是MCT或GT0，这里所述的硅片是FZ N型硅片，或是CZ N型硅片，电阻值视所制造器件的耐压而定，如耐压是1200V，电阻值范围约为50 Ω.cm至120 Ω.cm，厚度为一般未减薄之前常规所使用的厚度，约为400um至720um厚。
[0073]如图16所示，把已完成前道工艺的硅片100磨薄至所需厚度，如要制造1200V耐压器件，则磨薄工序完成后，厚度约为llOum，硅片100变成硅片200。
[0074]如图17所示，对硅片200的背表面注入N型掺杂剂如氢掺杂剂，注入角度为O度，剂量范围为I X 11Vcm2至I X 10 1Vcm2,注入能量范围为10KeV至2MeV，这步骤用来形成背面结构的N型缓冲层10。
[0075]如图18所示，对硅片200的背表面透过掩膜版注入P型掺杂剂如硼掺杂剂，注入角为O度至7度，剂量范围为I X 1015/cm2至I X 10 16/cm2,注入能量范围为20KeV至200KeV，这步骤用来形成图19背面结构的P+型区12。
[0076]如图19所示，将硅片200置于温度范围为300 °C至450 °C，退火30mins至10mins，退火步骤把注入的硼和氢掺杂剂激活，形成P+型区12和N型缓冲层10，之后用溅射或沉积方法把硅片200背表面金属化，作为器件的背面电极20，金属层材料可为Al/Ti/Ni/Ag或Ti/Ni/Ag 或 Al/Ti/Ni/Au 等。
[0077]在实施例1中，退火也可以在完成背面电极金属化后或在背面电极金属化步骤当中进行。
[0078]实施例2:
[0079]本实施例的技术方案与实施例1大致相同，其区别仅在于:
[0080]在上述实施例1中，在硅片100磨薄至所需厚度之后；在对硅片200的背表面作任何注入之前，或完成所述的注入P+区和N型缓冲区后，付加如下的注入步骤:
[0081]如图20所示，对硅片200的背表面注入P型掺杂剂如硼掺杂剂，注入角为O度至7度，剂量范围为I X 11Vcm2至I X 10 15/cm2，注入能量范围为20KeV至200KeV，这步骤用来形成背面结构的P型层11。
[0082]之后步骤如实施例1在完成注入后的步骤，器件的横切面结构如图21所示。
[0083]实施例3:
[0084]本实施例的技术方案与实施例2大致相同，其区别仅在于:
[0085]在上述实施例2中，在完成所述的注入P+区12，P型层11和N型缓冲区10之前或之后或之间，付加如下的注入步骤:
[0086]如图22所示，对硅片200的背表面注入N型掺杂剂如砷(As)掺杂剂，注入角为O度至7度，剂量范围为I X 1012/cm2至5 X 10 14Zcm2,注入能量范围为50KeV至200KeV，这步骤用来形成与背面金属相接触的N型层17。
[0087]之后步骤如实施例2在完成注入后的步骤，器件的横切面结构如图23所示。
[0088]实施例4:
[0089]如图24所示，整个功率器件的芯片的制造工艺可分为前道工序和后道工序，前道工序把器件的表面单元，如FRD器件表面的单元制造在硅片100的前表面，在硅片的前表面之上为UMOS单元的层间介质3，金属层2(钛/氮化钛层，钨和铝合金)和钝化层I。制造在硅片100表面上的器件也可以是MCT或GT0，这里所述的硅片是FZ N型硅片，或是CZN型硅片，电阻值视所制造器件的耐压而定，如耐压是1200V，电阻值范围约为50 Ω.cm至120 Ω.cm，厚度为一般未减薄之前常规所使用的厚度，约为400um至720um厚。
[0090]如图25所示，把已完成前道工艺的硅片100磨薄至所需厚度，如要制造1200V耐压器件，则磨薄工序完成后，厚度约为llOum，硅片100变成硅片200。
[0091]如图26所示，对硅片200的背表面注入P型掺杂剂如硼掺杂剂，注入角为O度至7度，剂量范围为I X 11Vcm2至I X 10 15/cm2，注入能量范围为20KeV至200KeV，这步骤用来形成背面结构的P型层11。
[0092]如图27所示，对硅片200的背表面透过掩膜版注入N型掺杂剂如P31，注入角度为O度至7度，剂量范围为I X 11Vcm2至I X 10 16/cm2,注入能量范围为10KeV至2MeV，这步骤用来形成图28背面结构的N+型区18。
[0093]如图28所示，将硅片200置于温度范围为300 V至450 V，退火30mins至10mins，退火步骤把注入的硼和P31掺杂剂激活，形成P型区11和N+型区18，之后用溅射或沉积方法把硅片200背表面金属化，作为器件的背面电极20，金属层材料可为Al/Ti/Ni/Ag或Ti/Ni/Ag 或 Al/Ti/Ni/Au 等。
[0094]在实施例4中，退火也可以在完成背面电极金属化后或在背面电极金属化步骤当中进行。
[0095]实施例5:
[0096]本实施例的技术方案与实施例1大致相同，其区别仅在于:
[0097]在上述实施例1中，在硅片100磨薄至所需厚度之后；在对硅片200的背表面作任何注入之前，或完成所述的注入P+区和N型缓冲区后，付加如下的注入步骤:对硅片200的背表面注入N型掺杂剂如氢掺杂剂，注入角度为O度，剂量范围为IX 11Vcm2至IX 10 15/cm2，注入能量范围为10KeV至2MeV，这步骤用来形成背面结构的N型缓冲层10。
[0098]如图29所示，将硅片200置于温度范围为300 V至450 V，退火30mins至10mins，退火步骤把注入的硼和氢和P31掺杂剂激活，形成P型区11和N型缓冲层10和N+型区18，之后用溅射或沉积方法把硅片200背表面金属化，作为器件的背面电极20，金属层材料可为 Al/Ti/Ni/Ag 或 Ti/Ni/Ag 或 Al/Ti/Ni/Au 等。
[0099]在实施例5中，退火也可以在完成背面电极金属化后或在背面电极金属化步骤当中进行。
[0100]实施例6:
[0101]本实施例的技术方案与实施例5大致相同，其区别仅在于:
[0102]在上述实施例5中，在完成所述的注入N+区18，P型层11和N型缓冲区10之前或之后或之间，付加如下的注入步骤:
[0103]如图30所示，在完成所述的注入N+区18之后或，保持掩膜版与硅片之前的相对位置，然后对硅片200的背表面透过前一步骤的掩膜版注入P型掺杂剂如硼，注入角度为O度，剂量范围为lX1013/cm2至1X10 15/cm2，注入能量范围为200KeV至2MeV，这步骤用来形成图31背面结构的P型区19。
[0104]之后步骤如实施例5在完成注入后的步骤，器件的横切面结构如图31所示。
[0105]最后应说明的是:以上仅为本发明的优选实施例而已，并不用于限制本发明，本发明可用于涉及制造半导体功率器件(例如，沟槽绝缘栅双极晶体管Trench IGBT或MCT或GT0)，本文件的
【发明内容】
与实施例是以N型通道器件作出说明，本发明亦可用于P型通道器件，尽管参照实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换，但是凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【主权项】
1.一种半导体功率器件的背面掺杂区的结构至少包括以下部分: (1)在靠近半导体背面至少有一独立的P+区，宽度大于20um，这P+区的一边与背面金属相连接形成欧姆接触，另一边被N型基区包围，这P+区的掺杂浓度范围为I X 11Vcm3至I X 12Vcm3; (2)半导体背面有两个不同的掺杂区与背面金属接触，这两个不同的掺杂区是P+区12和N型基区9 ； (3)背面金属层与半导体背面相连接形成背面电极，其中金属层与P+区12形成欧姆接触，与N型基区9形成非欧姆接触。2.根据权利要求1所述在部分(I)之P+区，其特征在于有多于一个P+区，其中至少有一个P+区的宽度大于200um。3.根据权利要求1所述在部分⑴之P+区，其特征在于除了N型基区9之外，有一付加的N型区包围著P+区，这付加的N型区在P+区外的厚度大于0.5um，这付加的N型的掺杂浓度范围为5 X 11Vcm3至5X10 17/cm3。4.一种半导体功率器件的背面掺杂区的结构至少包括以下部分: (1)半导体背面有一N型缓冲层10，这N型缓冲层在N型基区9的一边离半导体背面的深度大于lum，掺杂浓度范围为I X 1015/cm3至5 X 10 1Vcm3; (2)在靠近半导体背面有一P型层11，这P型层的一边与背面金属形成非欧姆接触，另一边与N型缓冲层10相连接，这P型层11在N型缓冲层10的一边离背面的深度小于lum，掺杂浓度范围为IX 11Vcm3至5X10 1Vcm3; (3)在靠近半导体背面至少有一独立的P+区，宽度范围大于20um，这P+区的一边与背面金属形成欧姆接触，在靠近背面的P+区有部份与P型层11重叠，重叠以外部份被N型缓冲区10包围着，这P+区与N型缓冲层形成的结比P型区11与N型缓冲层形成的结较为深，即较为远离背表面，这P+区的掺杂浓度范围为I X 11Vcm3至I X 10 2°/cm3。5.一种半导体功率器件的背面掺杂区的结构至少包括以下部分: (1)半导体背面有一N型缓冲层10，这N型缓冲层在N型基区9的一边离半导体背面的深度大于lum，掺杂浓度范围为I X 1015/cm3至5 X 10 1Vcm3; (2)在靠近半导体背面有一N型层17，这N型层的一边与背面金属形成非欧姆接触，另一边与P型层11相连接，这N型层17在P型层11的一边离背面的深度小于lum，掺杂浓度范围为 5 X 11Vcm3至 5X10 1Vcm3; (3)在靠近半导体背面至少有一独立的P+区，宽度范围大于20um，这P+区的一边与背面金属形成欧姆接触，另一边与N型缓冲层10相连接或相靠近，这P+区的掺杂浓度范围为I X 11Vcm3至 I X 10 20/cm3； (4)在N型层17与N型缓冲层10之间有一P型层11，这P型层把N型层17与N型缓冲层10分隔开，P型层厚度在0.5um至1.5um之间，掺杂浓度范围为5 X 1014/cm3至5X10 17/cm3； (5)与半导体背面连接的为金属，这金属层与P+区12形成欧姆接触，与N型层17形成非欧姆接触，这金属层与半导体背面形成背面集电极。6.根据权利要求5所述在部分(4)之P型层11，其特征在这P型区11在N型缓冲层的一边比P+区离背表面更深。7.一种半导体功率器件的背面掺杂区的结构至少包括以下部分: (1)在靠近半导体背面有一P型层11，这P型层的一边与背面金属形成非欧姆接触，另一边与N型基区9相连接，这P型层11在N型基区9的一边离背面的深度小Ium于，掺杂浓度范围为 I X 11Vcm3至 5X10 1Vcm3; (2)在靠近半导体背面至少有一独立的N+区18，宽度范围大于20um，这N+区的一边与背面金属形成欧姆接触，在靠近背面的N+区有部份与P型层11重叠，重叠以外部份被N型基区9包围着，这N+区的远离背表面的边比P型区11与N型基区9形成的结较为深，这N+区的掺杂浓度范围为I X 11Vcm3至I X 10 2°/cm3。8.根据权利要求7所述在部分(2)之N+区18，其特征是在N+区18的顶部(即N+区离背面最远处)付加有一 P型区19，这付加的P型区在N+区外的厚度大于0.5um，宽度如N+区，这付加的P区的掺杂浓度范围为5X 11Vcm3至5X 10 17/cm3。9.一种半导体功率器件的背面掺杂区的结构至少包括以下部分: (1)半导体背面有一N型缓冲层10，这N型缓冲层在N型基区9的一边离半导体背面的深度大于lum，掺杂浓度范围为I X 1015/cm3至5 X 10 1Vcm3; (2)在靠近半导体背面有一P型层11，这P型层的一边与背面金属形成非欧姆接触，另一边与N型缓冲层10相连接，这P型层11在N型缓冲层10的一边离背面的深度小于lum，掺杂浓度范围为IX 11Vcm3至5X10 1Vcm3; (3)在靠近半导体背面至少有一独立的N+区，宽度范围大于20um，这N+区的一边与背面金属形成欧姆接触，在靠近背面的N+区有部份与P型层11重叠，重叠以外部份被N型缓冲区10包围着，这N+区的远离背表面的边比P型区11与N型缓冲层形成的结较为深，这N+区的掺杂浓度范围为I X 11Vcm3至I X 10 2°/cm3。10.根据权利要求9所述在部分(3)之N+区18，其特征是在N+区18的顶部(即N+区离背面最远处)付加有一 P型区19，这付加的P型区在N+区外的厚度大于0.5um，宽度如N+区，这付加的P区的掺杂浓度范围为5 X 11Vcm3至5 X 10 1Vcm3。
【文档编号】H01L29/36GK105895665SQ201410571144
【公开日】2016年8月24日
【申请日】2014年10月21日
【发明人】苏冠创
【申请人】南京励盛半导体科技有限公司