用于相变存储器的具有复合掺杂的相变结构的制作方法

专利名称：用于相变存储器的具有复合掺杂的相变结构的制作方法
技术领域：
本发明是有关于一种以相变材料(phase change material)为基础的存储器装置及 其制造方法，其中相变材料包括硫属化合物(chalcogenide)材料。
背景技术：
相变式(phase change based)存储材料，如硫属化合物式材料和类似的材料，可
以由施加适于集成电路操作的位准的电流，导致其在非晶相(amorphous phase)和结晶相 (crystalline phase)之间改变。相较于结晶相，非晶相有着高电阻的特性，而可轻易地被 感测以指出资料。这些特性已经引起了人们对利用可程序化电阻材料来形成非挥发性存 储器电路的关注，这种非挥发性存储器电路可由随机存取来进行读写。从非晶相转变为结晶相通常是低电流操作。从结晶相转变为非晶相(在此被 称为重设(reset))则通常是高电流操作，其包括较短的高电流密度脉冲以熔化或分解 (breakdown)晶体结构，然后相变材料迅速冷却下来，而使相变过程骤熄(quench)，且允 许至少一部分相变材料能够稳定于非晶相。研究已进行以由调整相变材料中的掺杂浓度并由提供具有极小尺寸的结构， 来提供以低重设电流操作的存储器装置。极小尺寸相变装置的一个问题涉及耐久性 (endurance) 具体而言，使用相变材料制造的存储单元可能因部分相变材料的成分随时 间缓慢地由非晶相转变成结晶相而失效。举例来说，存储单元中的主动区(activeregion) 被重设至一般非晶态(generally amorphous state)，存储单元可能会在主动区中超时(over time)成长结晶区域的分布。若这些结晶区域相连接而穿过主动区形成低电阻路径，则当 读取存储单元时，将侦测到较低电阻状态，而导致资料错误。参阅Gleixner在2007年发 表于 tutorial.22nd NVSMW 的 “Phase Change Memory Reliability”。从由材料的多晶相(polycrystalline phase)所引起的可制造性(manufacturability) 议题，出现相变存储单元的另一个问题。大的晶粒尺寸会导致空穴(void)的形成，而以 出乎意料的方式干扰电流，并造成故障。由对相变材料进行掺杂可影响引起相变所需的重设电流大小。可将杂质掺杂 于硫属化合物及其它的相变材料，以改变使用掺杂的硫属化合物的存储器件((memory element)的导电率、转移温度(transition temperature) > 熔化温度(melting temperature)以 及其它的特性。用于掺杂硫属化合物的代表性杂质包括氮、硅、氧、氧化硅、氮化硅、 铜、银、金、铝、氧化铝、钽、氧化钽、氮化钽、钛以及氧化钛。例如，参阅美国专利 第6,800,504号(金属掺杂)及美国专利申请公开案第2005/0029502号(氮掺杂)。Ovshinsky等人提出的美国专利第6,087,674号以及其母案美国专利第5,825,046 号说明将相变材料与较高浓度的介电材料混合而形成复合存储材料(composite memory material),以便控制复合存储材料的电阻。这些专利所述的复合存储材料的性质并不清 楚，因为所述的复合材料不但是分层结构而且是混合结构。这些专利所述的介电材料包 含非常广的范围。
一些研究人员已经研究使用氧化硅掺杂硫属化合物，以便减少操作存储器装置 所需的重设电流。参阅Ryu等人在2006年发表于Electrochemical and Solid-State Letters,
9 (8) G259-G261 的"SiO2 Incorporation Effects in Ge2Sb2Te5 Films Prepared by Magnetron Sputtering for Phase Change Random Access Memory Devices”、Lee 等人在 2006 年发 表于 Appl.Phys.Lett.89, 163503 的"Separate domain formation in Ge2Sb2Te5-SiOx mixed layer” ； Czubatyj 等人在 2006 年发表于 E*PCOS06 的 “Current Reduction in Ovonic Memory Devices”，以及 Noh 等人在 2006 年发表于 Mater.Res.Soc.Symp.Proc.Vol.888 的 "Modification of Ge2Sb2Te5 by the Addition of SiOx for Improved Operation of Phase Change Random Access Memory”。这些参考文献指出将较低浓度的氧化硅掺杂于锗锑碲合金 (Ge2Sb2Te5)可导致电阻的实质增加及重设电流的相对应减少。Czubatyj等人的论文指出 掺杂氧化硅的锗锑碲(GST)合金的电阻改善的饱和点在大约10vol% (6.7at% )，并且表示 已经测试过掺杂浓度多达30vol%的氧化硅，然而并未提供细节。Lee等人的文章说明一 种出现于大约8.4at%的较高的掺杂浓度的现象，其中在高温退火(annealing)之后氧化硅 呈现与锗锑碲(GST)分离，因而形成由主要成分是氧化硅的边界所围绕的锗锑碲(GST) 区域。以二氧化硅进行掺杂也会导致在金属的多晶相中晶粒尺寸的缩小，因而改善可制 造性。在美国专利申请公开案第2005/0029502号中，Hudgens说明一种经复合掺杂的 锗锑碲(GST)，其中提出氮或氮与氧引起晶粒尺寸的缩小，而在某种程度上施加如钛的 第二掺质以增加设定(set)程序化速度。在Hudgens中施加第二掺质是用以补偿(offset)， 由氮掺杂引起的设定程序化所需时间的增加。然而，发现如氮与氧这类的气相掺质， 虽然在沉积材料中引起晶粒尺寸的缩小但并不可靠，而导致于使用期间在材料中形成空 穴。于2009 年 3 月 10 日公告的标题为 “PHASE CHANGE MATERIALS AND ASSOCIATED MEMORY DEVICES”的美国专利第7,501,648号，Chen等人说明使用氮 化物化合物对相变材料进行掺杂，以影响转移速度(transition speed)。2008 年 10 月 2 日申请的标题为 “DIELECTRIC MESH ISOLATED PHASE CHANGE STRUCTURE FOR PHASE CHANGE MEMORY” 的共同待决(co-pending)美 国专利申请案第12/286,874号，说明使用较高浓度的二氧化硅进行掺杂，并解决了一些 上述讨论有关在相变材料的成分中的改变的问题。申请案第12/286,874号将以引用的方 式如同本文中完整陈述一样并入本说明书中。相较于氮，虽然申请案第12/286,874号中 教示以较高浓度的二氧化硅进行掺杂可达到实质优势，其包括在多晶相中晶粒尺寸的缩 小以及抑制多种结晶相的形成，但是仍会产生耐久性的问题。因此，期待能够提供具有良好资料保持力(dataretention)与极高耐久性的存储单元。

发明内容
本文中提出一种以复合掺杂的存储器装置。装置包含第一电极、与第一电极接 触的相变材料以及与相变材料接触的第二电极，其中相变材料例如是硫属化合物。相变 材料包括第一掺质，其特征为倾向于在主动区中的晶粒边界上分离。相变材料包括第二掺质，其特征为在主动区中与相变材料的一个或多个元素结合，以改善耐久性，例如是 由引起在主动区中相变材料的再结晶温度(recrystallization temperature)的增加，及/或抑
制在主动区中相变材料中空穴的形成。第一掺质包括稳定、分离的材料，例如介电质，就硫属化合物式存储材料而言 其可以是选自于氧化硅、氧化铝、碳化硅以及氮化硅。第二掺质包括可与相变材料的 元素形成相当强的键结的材料，以增加熔化温度和再结晶温度，而可改善耐久性和保持 力；并且抑制在主动区中处于热应力(thermal stress)情况下空穴的形成，而可防止由空 穴引起的装置失效。由于材料倾向于依据热环境而迁移至较稳定的结合体，因此相变材料的化学计 量(stoichiometry)相比于在装置的主动区外部改变，倾向于在主动区内部改变，这是因 为主动区内部的热条件较极端。由在主动区中以倾向于增强相变材料的反应性掺质对相 变材料进行掺杂，例如由形成具有较高熔点或具有较高再结晶温度的化合物，其中在再 结晶温度下发生非晶相转换成结晶相，可显着地改善存储器装置的耐久性及保持力。举例来说，对包含碲(Te)及锑(Sb)的硫属化合物而言，第二掺质为如硅(Si) 的反应物质(reactive material)，其以键能(bonding energy)大于碲(Te)与锑(Sb)之间键 能而与碲(Te)键结。这可以是在主动区中形成材料的混合物的结果，其中包含较高熔点 Si-Te化合物，而倾向于使主动区中的微结构(microstracture)稳定、抑制空穴的形成，以 及产生较高的耐久性与较佳的资料保持力。其它反应物质可包含钪、钛、钒、铬、锰、铁以及镓，取决于所选择的主体 (bulk)相变材料及其它因素。在此文中所述的装置中，相变材料包括GexSbyTez,其中在沉积时象征性地χ = 2、y=2、ζ = 5,第一掺质是具有浓度范围为10拟％至20拟％的二氧化硅，第二掺质是 具有浓度范围为3&1%至12at%的硅。本文中也提出一种经复合掺杂的存储器装置的制造方法，其包含下列步骤形 成第一电极与第二电极；在第一电极与第二电极之间形成相变材料的主体并具有主动 区，相变材料具有第一掺质，其特征为倾向于在主动区中的晶粒边界上自相变材料分 离，相变材料具有第二掺质，其特征为在主动区中以强键与相变材料的元素结合，且此 强键比所述元素与相变材料其它元素结合的键能还强。可利用一个步骤来加热主动区， 以引起第一掺质在主动区内自相变材料分离，或者由于装置的正常操作而可以发声分 离。以第一掺质与第二掺质形成相变材料主体的步骤可包含多组份(multi-compound)溅 镀工艺，其使用一种复合靶材或多种靶材。


本文中所述技术的其它特征、特征的结合、实施型态与优点可以从以下所附的 附图、实施方式及权利要求范围而得知，其中图1说明依照本说明书的蕈状(mushroom style)存储单元，其具有包括经复合掺 杂的相变材料的主动区。图2是蕈状存储单元的穿透式电子显微镜影像，具有在1百万次循环之后未经掺 杂的Ge2Sb2Te5存储器元件，其显示因空穴形成的失效。
图3是蕈状存储单元的穿透式电子显微镜影像，具有在1 billion次循环之后经二 氧化硅掺杂的Ge2Sb2Te5存储器元件，其显示因空穴形成的失效。图4是蕈状存储单元的穿透式电子显微镜影像，具有在1百亿次循环之后经二氧 化硅与硅掺杂的Ge2Sb2Te5存储器元件，其显示空穴形成在主动区外而不会引起失效。图5是依照本说明书的制造过程的简化流程图。图6A至图6D分别说明依照本说明书的形成经复合掺杂的存储单元的制造过程 各阶段。图7说明依照本说明书的桥型(bridge type)存储单元结构，其使用相变材料以及 在主动区内具有经复合掺杂的存储材料。图8说明依照本说明书的“通孔中主动”型(“active in via” type)存储单元结
构，其使用相变材料以及在主动区内具有经复合掺杂的存储材料。图9说明依照本说明书的孔型(pore type)存储单元结构，其使用相变材料以及在 主动区内具有经复合掺杂的存储材料。图10是依照本说明书的包含相变存储单元的集成电路存储器装置的简化方块 图。图11是依照本说明书的包含相变存储单元的存储器阵列的简化电路图。
具体实施例方式本发明的实施例配合图1至图11作详细说明如下。图1说明具有经复合掺杂的主动区510的存储单元500的剖面图，主动区 510包括在富含介电质的网(dielectric-rich mesh) 512范围内的相变区域(phase change domain) 511,其是由第一掺质在相变材料的晶粒边界上分离所引起，且由于第二反应性 掺质，较稳定的相变材料会在主动区内具有较高的再结晶温度。存储单元500包含第一电极520与第二电极540，第一电极520延伸穿过介电质 530以接触存储器元件516的底表面，第二电极540在存储器元件516上且是由经掺杂的 相变材料所组成。举例来说，第一电极520与第二电极540可包括TiN或TaN。或者 是，第一电极520与第二电极540各可以为W、WN、TiAlN或TaAlN ；或是在另外的实 例中包括一种或多种元素，其是选自于由经掺杂的硅(doped-Si)、Si、C、Ge、Cr、Ti、 W、Mo、Al、Ta、Cu、Pt、Ir、La、Ni、N、O及Ru以及上述组合所组成的群组。在说明性的实施例中，介电质530包括SiN。或者是，也可以使用其它介电材 料。在此实例中，存储器元件516的相变材料包括Ge2Sb2Te5材料，其经由倾向于 在晶粒边界上自Ge2Sb2Te5分离的材料进行掺杂，此材料例如是10原子百分比(atomic percent, at% )至20at%的氧化硅，并经由倾向于与Ge2Sb2Te5的元素形成强键的反应物质 进行掺杂，此反应物质例如是3拟％至15拟％的硅。也可以使用其它硫属化合物、反应物 质与分离的材料。从图1中可看到，第一电极520的宽度522 (在部分实施例中为直径) 小于存储器元件516与上电极(第二电极540)的宽度，因此电流会集中在邻接第一电极 520的部分存储器件5516处，导致如图1所示的主动区510。存储器元件516也包含非 主动区(inactive region) 513，其位于主动区510外。非主动区513倾向于以小晶粒尺寸保持在多晶态。主动区510包括在富含介电质的网512范围内的相变区域511。富含介电质的网 512包括浓度高于非主动区513氧化硅浓度的氧化硅材料，相变区域511包括高于非主动 区513硫属化合物浓度的硫属化合物材料。在存储单元500的重设操作中，耦接至第一电极520与第二电极540的偏压电路 (例如参照图10的偏压电路电压源与电流源1736与伴随的控制器1734)，引发电流经由 存储器元件516在第一电极520与第二电极540之间流动，其足以在主动区510的相变区 域511中引发高电阻一般非晶相，以在存储单元500中建立高电阻重设状态。基于GST的存储材料一般包含两种结晶相，较低转移温度的面心立方 (face-centered cubic, FCC)相及较高转移温度的六方最密堆积(hexagonal closed-packed, HCP)相，六方最密堆积(HCP)相的密度高于面心立方(FCC)相的密度。一般而言，最 好不要从面心立方(FCC)相转换成六方最密堆积(HCP)相，因为结果将减少存储材料体 积，而在存储材料内及在电极与存储器材料之间的接口上产生应力。未经掺杂的Ge2Sb2Te5从面心立方(FCC)相转换成六方最密堆积(HCP)相会发 生在低于400°C的退火温度。由于包括未经掺杂的Ge2Sb2Te5的存储单元在设定操作期间 可能经历400°C或更高的温度，所以可能因转换成六方最密堆积(HCP)状态而引发存储 单元的可靠性问题。并且，转换成六方最密堆积(HCP)相的速度比较低。在存储单元的寿命期间，这些体积的转变可促进在主动区中空穴的形成，而导 致装置失效。在高至400°C的退火温度下，具有2(^%氧化硅的Ge2Sb2Te5材料保持 在面心立方(FCC)态。再者，具有20at%氧化硅的经掺杂的Ge2Sb2Te5材料具 有比未经掺杂的Ge2Sb2Te5还要小的晶粒尺寸。参阅如本文引用的标题为“DIELECTRIC MESH ISOLATED PHASE CHANGE STRUCTURE FOR PHASE CHANGE MEMORY” 的
美国专利申请案第12/286,874号中详细描述。因此，相较于包括未经掺杂的Ge2Sb2Te5的存储单元，包括含有于设定操作期间 在高达400°C的温度下退火的1(^%至20at%氧化硅的经掺杂的Ge2Sb2Te5材料的存储单 元，其避免较高密度的六方最密堆积(HCP)态，因而遭受较小的机械应力，并具有增加 的可靠度与较高的切换速度(switching speed)。图2是如图1的存储单元的穿透式电子显微镜影像，其中存储器元件是由未经掺 杂的Ge2Sb2Te5所组成，此影像是在存储单元经过1百万次(IM)设定/重设循环之后所 拍摄的。在存储器元件中以虚线圈起并与下电极接触的区域中，可看到大的空穴，即较 深色存储材料内的浅色区域。此空穴引起装置失效，防止将此相变材料的种类用于需要 高耐久性的系统中。图3是如图1的存储单元的穿透式电子显微镜影像，其中存储器元件是由以约 10%二氧化硅掺杂的Ge2Sb2Te5所组成，此影像是在存储单元经过10亿次(IG)设定/重 设循环之后所拍摄的。在存储器元件中以虚线圈起并靠近下电极上的接触面的区域中， 可看到较小的空穴，即较深色存储材料内的浅色区域。这些小空穴也会引起装置失效。 然而，以二氧化硅掺杂导致耐久性明显地比未经掺杂的材料优异。图4是如图1的存储单元的穿透式电子显微镜影像，其中存储器元件是由以包含约10%二氧化硅与7%硅进行复合掺杂的Ge2Sb2Te5所组成。此影像是在存储单元经过1 百亿次(IG)设定/重设循环之后所拍摄的。可看到空穴的形成，即以虚线圈起的区域中 较深色存储材料内的浅色区域。在此存储单元中，空穴的形成会与下电极上的接触面有 间隔，且不会引起装置失效。反应性掺杂会增强或稳定存储材料中在下电极接触面上的 主动区，而抑制空穴的形成，并显着地增加存储单元的耐久性。图5说明制造过程的流程图，图6A至图6D说明依照本文的制造存储单元的 制造步骤，存储单元包括以约2(^1%氧化硅与3&1%至15at%硅进行复合掺杂的 Ge2Sb2Te5 材料。在步骤1000，形成具有宽度或直径522的第一电极520，其延伸穿过介电质 530，结果其结构如图6A的剖面图所示。在说明性的实施例中，第一电极520包括TiN， 介电质530包括SiN。在部分实施例中，第一电极520具有次光刻(sublithographic)宽度 或直径522。第一电极520延伸穿过介电质530至下方的存取电路(access circuitry)(未绘
示)。下方的存取电路可由本领域已知的标准过程而形成，且存取电路的元件的结构配 置取决于实施此文中所述存储单元的阵列结构配置。一般而言，存取电路可包含存取装 置，其例如是晶体管及二极管、字符线及源极线、导电插塞，以及半导体基底内的掺杂 区。举例来说，可利用2007年6月18日提出申请且标题为“Method for Manufacturing a Phase Change Memory Device with Pillar Bottom Electrode” 的美国专禾丨J 申
请案第11/764,678号(现为美国公开案US 2008/0191187)所揭露的方法、材料以及工艺 来形成第一电极520及介电层530，此专利申请案的内容以引用的方式并入本文中。举 例来说，可在存取电路(未绘示)的顶表面形成电极材料层，接着使用标准光刻技术在电 极层上图案化光刻胶层，以于第一电极520位置的上方形成光刻胶掩膜。之后，使用如 氧电浆来修整光刻胶掩膜，以形成覆于第一电极520位置上的具有次光刻尺寸的掩膜结 构。接着，使用修整后的光刻胶掩膜蚀刻电极材料层，因而形成具有次光刻直径522的 第一电极520。接下来，形成介电材料530并使其平坦化，其结果如图6A所示的结构。作为另一实例，可使用如2007年9月14日提出申请且标题为“Phase Change Memory Cell in Via Array with Self-Aligned，Self-Converged Bottom Electrode and Method for Manufacturing”的美国专利申请案第11/855,979号(现为美国公开案US 2009/0072215) 中所揭示的方法、材料以及工艺来形成第一电极520及介电质530，此专利申请案的内容 以引用的方式并入本文中。举例而言，可在存取电路的顶表面上形成介电质530，随后 循序地形成隔离层及牺牲层。接下来，在牺牲层上形成掩膜，掩膜具有接近于或等于产 生掩膜所使用的工艺的最小特征尺寸(feature size)的开口，此开口覆于第一电极520的 位置上。接着，使用掩膜来选择性地蚀刻隔离层及牺牲层，从而在隔离层与牺牲层中形 成通孔(via)，并暴露出介电质530的顶表面。在移除掩膜之后，对通孔进行选择性底切 蚀刻，使得隔离层被蚀刻，同时使牺牲层及介电质530保持完整。接着，在通孔中形成 填充材料，其因选择性底切蚀刻工艺而导致填充材料中的自对准空穴形成于通孔内。接 下来，对填充材料进行非等向性蚀刻工艺以打开空穴，且继续蚀刻直至介电质530暴露 于空穴下方的区域中为止，从而形成包括通孔内的填充材料的侧壁间隙壁。侧壁间隙壁具有实质上由空穴尺寸决定的开口尺寸，且因此可小于光刻工艺的最小特征尺寸。接下 来，使用侧壁间隙壁作为蚀刻掩膜来蚀刻介电质530，从而在介电质530中形成直径小于 最小特征尺寸的开口。接下来，在介电质530中的开口内形成电极层。接着，进行如化 学机械研磨(chemical mechanical polishing，CMP)的平坦化工艺，以移除隔离层及牺牲层 且形成第一电极520，其结果如图6A所示的结构。在步骤1010，在图6A的第一电极520及介电质530上沉积相变材料层1100， 其包括具有2(^1%氧化硅与3&1%至15at%硅的经掺杂的Ge2Sb2Te5材料，其结果 如图6B所示的结构。在一实例中，可由在氩环境中以10瓦特的DC功率将GST靶材、 以10瓦特至115瓦特的RF功率将SiO2靶材以及以类似于SiO2靶材所使用的RF功率的 范围将Si靶材共同溅镀来进行Ge2Sb2Te5与氧化硅的沉积。或者是，可以使用复合靶材 进行溅镀而形成存储材料。而且，可使用其它沉积技术，包含化学气相沉积法、原子层 沉积法等等。接着，在步骤1020，进行退火以使相变材料结晶。在说明性的实施例中，于氮 环境中，在300°C下进行热退火步骤达100秒。或者，由于后续进行以完成装置的后段 (back-end-of-line, BEOL)工艺取决于用于完成装置的制造技术而可包含高温循环及/或 热退火步骤，因此在部分实施例中，可由以下工艺来完成步骤1020中的退火，而并非将 单独的退火步骤加至制造线。之后，在步骤1030，形成第二电极540，其结果如图6C所示的结构。在说明性 的实施例中，第二电极540包括TiN。随之，在步骤1040，进行后段(BEOL)工艺以完成芯片的半导体工艺步骤。 BEOL工艺可为如此项技术中已知的标准工艺，且所进行的工艺取决于实施存储单元的芯 片的结构配置。一般而言，由BEOL工艺形成的结构可包含用于芯片上作为内联机(包 含用以将存储单元耦接至周边电路的电路)的接触窗、层间介电质及各种金属层。这些 BEOL工艺可包含在升高的温度下沉积介电材料，例如在400°C下沉积SiN，或着在500°C 或更高的温度下沈积高密度电浆(high density plasma，HDP)氧化物。由于这些工艺，在 装置上形成如图10所示的控制电路及偏压电路，在一些实施例中，包含用于如下所述施 加成形电流的电路。接下来，在步骤1050，将电流施加至阵列中的存储单元，以使主动区熔化，并 允许其冷却以形成介电质网，例如由使用控制电路及偏压电路在存储单元500上重设循 环(或设定/重设循环)，以使主动区熔化并冷却至少一次或足够次数，而导致介电质网 的形成。在如本文所述的使用复合掺杂的特定实施方式中可以需要或不需要循环。形成 包括在富含介电质的网512内的相变区域的主动区510所需循环的数量例如是1次至100 次。作为结果的结构如图6D所示。循环是由下列步骤所组成施加适当的电压脉冲至 第一电极520与第二电极540以在存储器元件中引发足以熔化主动区中材料的电流，接着 由没有电流或小电流之间隔而允许主动区冷却。由施加一个或多个足以熔化主动区的重 设脉冲，或一连串的设定脉冲与重设脉冲，可使用装置上的设定/重设电路来实施熔化/ 冷却循环。此外，利用与装置操作期间使用的常规设定/重设循环不同的电压位准与脉 冲长度，可执行控制电路及偏压电路以实施网形成模式。在又一替代方案中，在工艺期 间可使用在制造线中连接芯片的设备来执行熔化/冷却循环，例如是使用测试设备，以设定电压强度及脉冲高度。图7至图9分别说明经复合掺杂的存储单元的替代结构，其具有包括在富含介电 质的网内的相变区域的主动区。上述关于图1的元件的材料可用于图7至图9中的存储 单元，因此这些材料的细节于此不再赘述。图7说明具有经复合掺杂的主动区1210的存储单元1200的剖面图，主动区 1210包括在富含介电质的网1212内的相变区域1211。存储单元1200包含介电间隙壁 (dielectric spacer) 1215，以分离第一电极1220与第二电极1240。存储器元件1216延伸横 越介电间隙壁1215，以接触第一电极1220与第二电极1240，因而在在第一电极1220与 第二电极1240之间定义出电极间电流路径，而具有以介电间隙壁1215的宽度1217而定 义的路径长度。在操作中，当电流通过第一电极1220与第二电极1240之间且穿过存储 器元件1216时，主动区1210会比存储器元件1216的剩余部分1213更快加热。图8说明具有经复合掺杂的主动区1310的存储单元1300的剖面图，主动区1310 包括在富含介电质的网1312内的相变区域1311。存储单元1300包含柱状(pillar shaped) 存储器元件1316，其分别在底表面1322与顶表面1324接触第一电极1320与第二电极 1340。存储器元件1316具有实质上相同于第一电极1320与第二电极1340宽度的宽度 1317，定义以介电质(未绘示)环绕的多层柱壮物。在本文中所使用的术语“实质上”是 为了相符于制造容忍度(manufacturing tolerance)。在操作中，当电流通过第一电极1320 与第二电极1340之间且穿过存储器元件1316时，主动区1310会比存储器元件1316的剩 余部分1313更快加热。图9说明具有经复合掺杂的主动区1410的存储单元1400的剖面图，主动区1410 包括在富含介电质的网1412内的相变区域1411。存储单元1400包含以介电质(未绘示) 环绕的孔型(pore-type)存储器元件1416，其分别在底表面与顶表面接触第一电极1420与 第二电极1440。存储器元件的宽度小于第一电极1420与第二电极1440的宽度。在操作 中，当电流通过第一电极1420与第二电极1440之间并穿过存储器元件1416时，主动区 1410会比存储器元件1416的剩余部分更快加热。如将了解，本发明并不限于本文中所述的存储单元结构，且通常包含存储单 元，此存储单元具有包括在富含介电质的网内的相变区域的主动区。图10是依照本说明书的包含存储器阵列1712的集成电路1710的简化方块图， 其中使用具有经复合掺杂的主动区的存储单元来实施存储器阵列1712。字符线解码器 (decoder) 1714具有读取、设定与重设模式，其与沿着存储器阵列1712中的列配置的多条 字符线1716耦接并且电性导通。位线(行)解码器1718与沿着阵列1712中的行配置的 多条位线1720电性导通，以读取、设定以及重设存储器阵列1712中的相变存储单元(未 图标)。地址由总线(bus) 1722来提供给字符线解码器1714以及位线解码器1718。区 块1724中的感测电路(感测放大器)及资料输入结构经由数据总线1726而耦接至位线解 码器1718，此感测电路(感测放大器)及资料输入结构包含执行读取模式、设定模式以及 重设模式所用的电压源与/或电流源。资料从集成电路1710上的输入/输出端口(input/ output ports)或从集成电路1710内部或外部的其它资料源经由资料输入线1728而提供给 区块1724中的资料输入结构。集成电路1710上可包括其它电路1730，例如通用处理器 (general purpose processor)或专用应用电路(special purpose application circuitry),或可提供阵列1712所支持的系统单芯片(system-on-a-chip)功能的模块的组合。资料从区块 1724中的感测放大器经由资料输出线1732而提供给集成电路1710上的输入/输出端口， 或提供给集成电路1710内部或外部的其它资料目的地。在本实例中，使用偏压配置状态机(bias arrangement state machine)的控制器
1734控制着偏压配置以供应偏压电路电压源与电流源1736的应用，包含字符线与位线的 读取、程序化、擦除、擦除验证(erase verify)以及程序验证电压及/或电流。此外，可 利用上述方式进行用以熔化/冷却循环的偏压配置。控制器1734可利用本领域中众所周 知的专用逻辑电路(special-purpose logic circuitry)来实施。在可另选的实施例中，控制 器1734包括通用处理器，此通用处理器可在相同的集成电路上实施以执行计算机程序来 控制装置的操作。在其它实施例中，可使用专用逻辑电路与通用处理器的组合来实施控 制器1734。如图11所示，阵列1712的各存储单元包含存取晶体管(或其它存取装置，例如 二极管)以及具有主动区的存储器元件，主动区包括在富含介电质的网内的相变区域。 在图11中是以四个存储单元1830、1832、1834、1836分别具有存储器元件1840、1842、 1844、1846为例来进行说明，其表示可包含百万个存储单元的阵列的小区块。存储单元1830、1832、1834、183的存取晶体管的源极共同连接至的源极线 1854，源极线1854终止于源极线终端电路(source line termination circuit) 1855，例如为接 地端(groundterminal)。在另一实施例中，存取装置的源极线不会电性连接，但为独立可 控制的。在部分实施例中，源极线终端电路1855可包含如电压源与电流源的偏压电路， 以及用以将接地外的偏压配置施加到源极线1854的解码电路。包含字符线1856、1858的多个字符线是沿着第一方向平行地延伸。字符线 1856、1858电性连接至字符线解码器1714。存储单元1830、1834的存取晶体管的栅极连 接至字符线1856，存储单元1832、1836的存取晶体管的栅极共同地连接至字符线1858。包括位线1860、1862的多个位线是沿着第二方向平行延伸并与位线解码器1718 电性连接。在说明性的实施例中，每个存储器元件被配置于对应的存取装置的漏极和对 应的位线之间。或者是，存储器元件可以在对应的存取装置的源极侧。可了解的是，存储器阵列1712并不限于图11所示的阵列结构配置，亦可利用其 它的阵列结构配置。另外，在部分实施例中，可用双载子(bipolar)晶体管或二极管取代 MOS晶体管作为存取装置。在操作中，在阵列1712中的每个存储单元储存取决于对应存储器元件的阻值的 资料。举例来说，资料数值的决定是利用感测电路的感测放大器(区块1724)，将被选 取存储单元的位线上的电流与适当的参考电流做比较。可以建立参考电流，以使电流的 一个预定(predetermined)范围对应逻辑“0”，而电流的另一个相异预定范围对应逻辑
“1”。由施加适当电压至字符线1858、1856的其中一条，并耦接位线1860、1862的其 中一条至电压源，使得电流流过被选取的存储单元，而得以达成对阵列1712中的存储单 元进行读取或写入。举例来说，建立通过被选取的存储单元的电流路径1880 (在此实例 中为存储单元1830和对应的存储器元件1840)，可以是由施加电压至位线1860、字符线 1856和源极线1854，足以开启存储单元1830的存取晶体管，并且诱发路径1880中的电流从位线I860流至源极线1854，反之亦然。施加电压的位准与持续时间取决于所执行的 操作，例如读取操作或写入操作。存储单元1830的重设(或擦除)操作中，字符线解码器1714用来提供适当电压 脉冲给字符线1856，以开启存储单元1830的存取晶体管。位线解码器1718用来供给适 当振幅和持续时间的电压脉冲给位线I860，以诱发电流流过存储器元件1840，其中电流 升高存储器元件1840的主动区的温度至高于相变材料的转移温度且高于熔化温度，以使 主动区的相变材料处于液态。接着，例如由终止位线I860上与字符线1856上的电压脉 冲来终止电流，而导致相对快的骤熄时间(quenching time)随着主动区冷却至主动区的相 变材料中高电阻一般非晶相，以在存储单元1830中建立高电阻重设状态。重置操作还可 以包括多个脉冲，例如使用一对脉冲。在选定存储单元1830的设定(或程序化)操作中，字符线解码器1714用来提供 适当的电压脉冲给字符线1856，以开启存储单元1830的存取晶体管。位线解码器1718用 来供应适当振幅及持续时间的电压脉冲向位线I860，以诱发电流流过存储器元件1840， 而电流脉冲足以升高主动区的温度至高于转移温度，并在主动区的相变材料中引起转换 而从高电阻一般非晶条件转变成低电阻一般结晶条件，这种转换降低了存储器元件1840 的电阻并且将存储单元1830设定到低电阻状态。在存储单元1830的数据数值的读取(或感测)操作中，字符线解码器1714用来 提供适当电压脉冲给字符线1856，以开启存储单元1830的存取晶体管。位线1718用来 供应适当振幅及持续时间的电压给位线1860，以诱发电流流过存储器元件1840，其中电 流不会导致存储器件11840发生阻值状态的改变。于位线1860上且通过存储单元1830 的电流取决于于存储单元上的阻值，且因此资料状态与存储单元有关。因此，决定存储 单元的资料状态例如可以由感测电路的感测放大器(区块1724)，将位线1860上的电流与 适当的参考电流做比较，以检测存储单元1830的阻值是否与高电阻状态或低电阻状态相 符合。本文的实施例所使用的材料是由硅、氧化硅及Ge2Sb2Te5K组成。也可以使用其 它掺质及其它硫属化合物。硫族元素(chalcogen)包含氧(O)、硫(S)、硒(Se)以及碲 (Te)四种元素中的任一种，而形成元素周期表的VIA族的部分。硫属化合物包括具有 带较多正电的元素或自由基的硫族元素的化合物。硫属化合物合金包括具有如过渡金属 的其它材料与硫属化合物的组合。硫属化合物合金通常含有一种或多种选自元素周期表 的IVA族的元素，例如锗(Ge)以及锡(Sn)。通常，硫属化合物合金包括包含锑(Sb)、 镓(Ga)、铟(In)以及银(Ag)中之一或多种的组合。技术文献已提出许多相变式存储材 料，包括下列的合金Ga/Sb、In/Sb、In/Se、Sb/Te、Ge/Te、Ge/Sb/Te、In/Sb/Te、 Ga/Se/Te、Sn/Sb/Te、In/Sb/Ge、Ag/In/Sb/Te、Ge/Sn/Sb/Te、Ge/Sb/Se/Te 以及 Te/ Ge/Sb/S。在Ge/Sb/Te合金的系列中，可以使用的合金组成物的范围相当广。所述组 成物可表示为TeaGebSb1(1(1_(a+b)。研究人员已提出最有用的合金是使沉积材料中Te的平 均浓度远低于70%，典型地低于约60%，通常范围低至约23%且高至约58%的Te，最 佳为约48%至58%的Te。在材料中，Ge的浓度高于约5%，且范围平均为约8%至约 30%, 一般保持低于50%。最佳地，Ge的浓度在约8%至约40%的范围中。此组成物 中，主要组成元素的剩余部分为Sb。这些百分比为原子百分比，其中组成元素的原子的总合为100%。 (Ovshinsky的美国专利第5,687,112号，第10栏至第11栏。)另一个研 究员评估的特定合金包括 Ge2Sb2Te5、GeSb2Te4 以及 GeSb4Te7(NoboraYamada，"Potential of Ge-Sb-Te Phase-Change Optical Disks for High-Data-Rate Recording”，SPIE,第 3109 卷，第28至第37页(1997))。通常，可将如铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、钯 (Pd)、钼(Pt)的过渡金属以及其混合物或其合金与Ge/Sb/Te组合，以形成具有可程序化 电阻特性的相变合金。Ovshinsky在美国专利第5,687,112号的第11栏至第13栏所提出 的可用的存储器材料的特定实例以引用的方式并入本案。下列表1说明可用于装置的主动区中的可能化合物，此装置具有上述经复合SiO2 及Si掺杂的Ge2Sb2Te5存储材料。由此可得知，Si2Te3比表中的其它可能化合物具有更高 熔点以及更高结晶转移温度。因此，在主动区中形成Si2Te3倾向于在主动区中增加存储 材料的熔点及结晶转移温度。认为可以使主动区稳定，并抑制空穴的形成。表1
可能化合物熔化温度再结晶温度SiO21726 0CSi1414°CGe938.3°C520 °CSi2Te3885 °C290 °CGeTe724 °C180 °CGe2Sb2Te5615°C140 °CSb630 °CXSb2Te3617°C97 °CSb2Te547.5°C95 °CTe449.5 °C10°C下列表2说明在硅与GexSbyTez、锗(Ge)、锑(Sb)，碲(Te)等各种元素之间的 键能。由此可得知，Si-Te键会比碲(Te)与存储材料其它成分的键结还强。由于具有较 强键，因此存储器的耐久性及资料保持力特性可获得改善。表2
权利要求
1.一种存储器装置，包括一第一电极及一第二电极；以及一相变材料，在该第一电极与该第二电极之间，且具有一主动区，该相变材料具有 一第一掺质及一第二掺质，该第一掺质的特征为倾向于在该主动区中的晶粒边界上自该 相变材料分离，该第二掺质的特征为在该主动区中引起再结晶温度的增加。
2.如权利要求1所述的存储器装置，其中该第一掺质包括介电材料。
3.如权利要求1所述的存储器装置，其中该相变材料包括硫属化合物，该第一掺质包 括选自于氧化硅、氧化铝、碳化硅及氮化硅的材料。
4.如权利要求1所述的存储器装置，其中该相变材料包括硫属化合物，该第一掺质为 具有浓度在20at%范围内的二氧化硅。
5.如权利要求1所述的存储器装置，其中该第二掺质包括与该相变材料的一元素形成 一键结的材料，该键结的键能大于该元素与该相变材料的其它元素之间的键能。
6.如权利要求1所述的存储器装置，其中该相变材料包括硫属化合物，该第二掺质包 括选自于周期表的元素14至元素33的材料。
7.如权利要求1所述的存储器装置，其中该相变材料包括硫属化合物，该第二掺质包 括选自于钪、钛、钒、铬、锰、铁及镓的材料。
8.如权利要求1所述的存储器装置，其中该相变材料包括硫属化合物，该第二掺质为 具有浓度在3&1%至12at%范围内的硅。
9.如权利要求1所述的存储器装置，其中该相变材料包括GexSbyTez,该第二掺质包 括在该主动区中与碲发生反应的材料。
10.如权利要求1所述的存储器装置，其中该相变材料包括GexSbyTez,其中该第一掺 质为氧化硅，且该第二掺质为硅。
11.一种存储器装置的制造方法，包括形成一第一电极及一第二电极；在该第一电极与该第二电极之间形成具有一主动区的一相变材料，该相变材料具 有一第一掺质及一第二掺质，该第一掺质的特征为倾向于在该主动区中的晶粒边界上自 该相变材料分离，该第二掺质的特征为在该主动区中引起该相变材料的再结晶温度的增 加；以及加热该主动区，导致在该主动区内该第一掺质自该相变材料分离。
12.如权利要求11所述的存储器装置的制造方法，其中该第一掺质包括介电材料。
13.如权利要求11所述的存储器装置的制造方法，其中该相变材料包括硫属化合物， 该第一掺质包括选自于氧化硅、氧化铝、碳化硅及氮化硅的材料。
14.如权利要求11所述的存储器装置的制造方法，其中该相变材料包括硫属化合物， 该第一掺质为具有浓度在10拟％至20at%范围内的二氧化硅。
15.如权利要求11所述的存储器装置的制造方法，其中该第二掺质包括与该相变材料 的一元素形成一键结的材料，该键结的键能大于该元素与该相变材料的其它元素之间的 键能。
16.如权利要求11所述的存储器装置的制造方法，其中该相变材料包括硫属化合物， 该第二掺质包括选自于周期表的元素14至元素33的材料。
17.如权利要求11所述的存储器装置的制造方法，其中该相变材料包括硫属化合物， 该第二掺质包括选自于钪、钛、钒、铬、锰、铁及镓的材料。
18.如权利要求11所述的存储器装置的制造方法，其中该相变材料包括硫属化合物， 该第二掺质为具有浓度在3拟％至12at%范围内的硅。
19.如权利要求11所述的存储器装置的制造方法，其中该相变材料包括GexSbyTez, 该第二掺质包括在该主动区中与碲发生反应的材料。
20.如权利要求11所述的存储器装置的制造方法，其中该相变材料包括GexSbyTez, 其中该第一掺质为氧化硅，且该第二掺质为硅。
21.—种存储器装置，包括一第一电极及一第二电极；以及一硫属化合物，在该第一电极与该第二电极之间，该硫属化合物具有一第一掺质及 一第二掺质，该第一掺质包括介电材料，该第二掺质包括选自于周期表的元素14至元素 33的材料。
22.如权利要求21所述的存储器装置，其中该第一掺质包括选自于氧化硅、氧化铝、 碳化硅及氮化硅的材料，该第二掺质包括选自于硅、钪、钛、钒、铬、锰、铁及镓的材 料。
23.如权利要求21所述的存储器装置，其中该硫属化合物包括GexSbyTez,具有总体 化学计量χ = 2、y=2、z = 5。
24.—种存储器装置，包括一第一电极及一第二电极；以及GexSbyTez,在该第一电极与该第二电极之间，该GexSbyTez具有一第一掺质材料及一 第二掺质，该第一掺质材料包括氧化硅，该第二掺质包括硅。
25.如权利要求24所述的存储器置，，其中该GexSbyTez具有总体化学计量χ= 2、y =2、z= 5 。
26.—种存储器装置，包括一第一电极及一第二电极；以及一相变材料，在该第一电极与该第二电极之间，且具有一主动区，该相变材料具有 一第一掺质及一第二掺质，该第一掺质的特征为倾向于在该主动区中的晶粒边界上自该 相变材料分离，该第二掺质的特征为抑制该主动区内的该相变材料中空穴的形成。
全文摘要
一种存储器装置，其在第一电极与第二电极之间使用经复合掺杂的相变材料。由相变材料制成的存储器元件位在第一电极与第二电极之间，并具有主动区，相变材料例如是硫属化合物。相变材料具有第一掺质，例如氧化硅，其特征为倾向于在主动区中的晶粒边界上自相变材料分离。相变材料具有第二掺质，例如硅，其特征为引起在主动区中相变材料的再结晶温度的增加，及/或抑制在主动区中的相变材料中空穴的形成。
文档编号H01L45/00GK102013455SQ201010273818
公开日2011年4月13日 申请日期2010年9月3日 优先权日2009年9月3日
发明者施彦豪, 李明修, 林仲汉, 西蒙·拉梧, 赖二琨, 郑怀瑜, 陈介方, 马修·J·布雷杜斯克, 龙翔澜 申请人:旺宏电子股份有限公司