样品堆栈结构及其制备方法
【技术领域】
[0001]本发明是涉及一种形成样品堆栈结构的方法及样品堆栈结构，特别涉及一种利用背侧蚀刻(backside milling)以及切割(dicing)工艺而形成样品堆桟结构的方法，以及由所述方法形成的样品堆桟结构，借此可避免帘幕效应(curtain effect)的干扰。所述样品堆栈结构具有目标层，所述目标层是通过黏着层而结合至垫片。
【背景技术】
[0002]随着组件的尺寸不断地朝微型化发展，穿透式电子显微镜(transmiss1nelectron microscopy, TEM)在集成电路(integrated circuit, IC)产业的结构分析、为工艺评估的材料定性和故障分析中扮演重要的角色。已知，高质量的TEM样品是促成TEM分析成功的关键因素之一，为此，各种截面穿透式电子显微镜(cross-sect1nal transmiss1nelectron microscopy, XTEM)样品制备技术已被公开。
[0003]前述的公开技术一般可如下分类:⑴冲窝(dimpling)或机械抛光(mechanicalpolishing)以及氩离子蚀刻(Ar+1n milling) ； (2)机械抛光以及聚焦离子束(focused1n beam, FIB)蚀刻；(3)聚焦离子束蚀刻以及非临场取样(ex-situ lift-out) ； (4)临场取样(in-situ lift-out)以及聚焦离子束蚀刻；或者(5)切割机(dicing saw)以及聚焦离子束蚀刻。
[0004]其中，聚焦离子束蚀刻因相对于公知机械技术具有多个不可取代的优点，如，聚焦离子束蚀刻可使具不同喷溅速率的复杂异质结构均匀薄化，并具备定位寻址缺陷分析的特定区域的能力及准确度，因而已成为较佳的选择。此外，切割机也为高效率制备TEM预薄化样品的好方法。
[0005]具体来说，帘幕效应(curtain effect)为用聚焦离子束制备TEM样品常见的问题，其会导致蚀刻面的不均匀和损坏。特别是当组件尺寸与日剧缩且利用低电压蚀刻时，此问题则更加严重。请参照图1、图2及图3所示，其提供一些负面的案例。图1为一 TEM图像其绘示帘幕效应(亮区与暗区平行图案)由上层至硅基底损坏结构的情况。图2为另一TEM图像其同样绘示帘幕效应(亮区与暗区平行图案)。图3为一硅图(silicon map)其绘示样品蚀刻面遭受损害，以及所述受损蚀刻面影响硅元素分布图像的分析结果。
[0006]由于上述情况，帘幕效应会影响TEM分析质量。过去曾提出一些可减少帘幕效应的方法，例如倾斜样品(sample titling)，抛光/浸渍于酸(polishing/dipping in acid)以去除顶层或背侧磨除。
[0007]然而，样品倾斜不能完全排除帘幕效应。而背侧磨除，虽可完全排除帘幕效应，但要一开始减少所述样品的厚度，不仅耗时更需额外操作特定位置的分析。至于抛光/浸渍于酸去除顶层，其操作则是相当危险且复杂。
【发明内容】
[0008]如前所述，本发明在于提供一种形成样品堆栈结构的方法以及由所述方法形成的样品堆栈结构。通过此种新颖的方法可完全排除帘幕效应的干扰，并有效地结合背侧蚀刻与切割技术，形成具有特殊堆栈结构的样品堆栈结构，并可依据其后续的结构分析(structural analysis)及材料定性(characterizat1n of materials)得知所述样品堆栈结构可排除帘幕效应。所述样品堆栈结构可具有一合适厚度。
[0009]在第一方面，本发明提供一种形成样品堆栈结构的方法。首先，提供芯片组，所述芯片组包含至少两芯片，且各芯片包含基底及目标层。其次，切割所述芯片组至少四次，以形成样品薄片及薄垫片。且各所述样品薄片及各所述薄垫片具有肩部及底部，其中，所述肩部包含所述基底及所述目标层。接着，将所述样品薄片的目标层经由黏着层贴附至所述薄垫片的基底。然后，移除所述样品薄片的底部，使所述样品薄片的所述目标层及部分基底通过所述黏着层而结合至所述薄垫片，以形成所述样品堆栈结构。
[0010]在本发明的一实施例中，所述芯片组包含第一芯片及第二芯片，使所述第一芯片为所述样品薄片且所述第二芯片为所述薄垫片。
[0011]在本发明的另一实施例中，所述黏着层包含环氧树脂(epoxy resin) ο
[0012]在本发明的另一实施例中，所述目标层包含由所述半导体材料所组成的复合材料。
[0013]在本发明的另一实施例中，所述样品薄片的肩部是通过所述黏着层结合至所述薄垫片的底部。
[0014]在本发明的另一实施例中，所述样品堆栈结构的方法更包含在移除所述样品薄片的底部之后，在所述样品薄片的所述基底上形成金属垫。
[0015]在本发明的另一实施例中，所述样品堆栈结构的方法更包含形成第一沟渠，所述第一沟渠贯穿所述基底、所述黏着层以及夹设于所述基底与所述黏着层之间的所述目标层。
[0016]在本发明的另一实施例中，所述样品堆栈结构的方法更包含形成第一介孔，连接所述第一沟渠且贯穿所述基底、所述黏着层以及夹设于所述基底与所述黏着层之间的所述目标层。
[0017]在本发明的另一实施例中，所述样品堆栈结构的方法更包含形成第二沟渠，所述第二沟渠贯穿所述基底、所述黏着层以及夹设于所述基底与所述黏着层之间的所述目标层。所述第二沟渠与所述第一沟渠设置在所述样品薄片的两相对侧。
[0018]在本发明的另一实施例中，所述样品堆栈结构的方法更包含形成第二介孔，所述第二介孔连接所述第二沟渠且贯穿所述基底、所述黏着层以及夹设于所述基底与所述黏着层之间的所述目标层。
[0019]在第二方面，本发明提供一种多层的样品堆栈结构。所述样品堆栈结构具有至少基底、黏着层以及目标层。所述目标层是直接夹设于所述基底以及所述黏着层之间。在本发明的一实施例中，所述样品堆桟结构的最小尺寸不超过4000埃(angstroms)。
[0020]在本发明的另一实施例中，所述基底包含半导体材料。
[0021]在本发明的另一实施例中，所述目标层包含由所述半导体材料所组成的复合材料。
[0022]在本发明的另一实施例中，所述黏着层包含环氧树脂。
[0023]在本发明的另一实施例中，所述样品堆栈结构更包含与所述黏着层结合的垫片层。
[0024]在本发明的另一实施例中，所述样品堆栈结构更包含部分覆盖所述基底表面的金属垫。
[0025]在本发明的另一实施例中，所述样品堆栈结构更包含贯穿所述基底、所述目标层及所述黏着层的第一沟渠。
[0026]在本发明的另一实施例中，所述样品堆栈结构更包含第一介孔，所述第一介孔连接所述第一沟渠且贯穿所述基底、所述目标层及所述黏着层。
[0027]在本发明的另一实施例中，所述样品堆栈结构更包含第二沟渠，所述第二沟渠贯穿所述基底、所述目标层及所述黏着层。所述第二沟渠与所述第一沟渠设置在所述样品堆栈结构的两相对侧。
[0028]在本发明的另一实施例中，所述样品堆栈结构更包含第二介孔，连接所述第二沟渠且贯穿所述基底、所述目标层及所述黏着层。
[0029]为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合所附附图，作详细说明如下。然而如下的优选实施方式与附图仅供参考与说明用，并非用来对本发明加以限制。
【附图说明】
[0030]图1为一 TEM图像其绘示在公知技术中，帘幕效应(亮区与暗区平行图案)由上层至娃基底损坏结构的情况。
[0031]图2为另一 TEM图像其绘示公知技术的帘幕效应(亮区与暗区平行图案)。
[0032]图3为一硅图其绘示在公知技术中，样品蚀刻面遭受损害，以及所述受损蚀刻面影响硅元素分布图像的分析结果。
[0033]图4到图13绘示本发明制备所述样品堆栈结构的可能方法。
[0034]图5、第5A及图6绘示切割芯片的变化例。
[0035]图7为一俯视图以及图7A为一侧视图，其都绘示芯片组的芯片被设置并固定于平台上。
[0036]图8为一俯视图以及图8A为一侧视图，其都绘示芯片组被设置并固定于平台上。
[0037]图9为一俯视图，其绘示芯片组被设置并固定于平台上。
[0038]图10为一俯视图以及图1OA为一侧视图，其都绘示芯片组被设置并固定于平台上。
[0039]图11为一侧视图。
[0040]图12为一俯视图；图12A为一侧视图。
[0041]图13为一俯视图；图13A为一侧视图。
[0042]图14绘示本发明的初样