专利名称：多芯片堆栈封装结构的制作方法
技术领域：
本发明有关于一种芯片封装结构，特别指关于一种防止导电胶发生断路现象的芯片封装结构改进。
背景技术：
于芯片封装制造方法中，芯片可通过点胶技术而与基板完成电性连接，再由封装胶体包覆芯片而完成封装。于第20080303131、20090068790及200902305 号美国专利公开案中，皆已揭示一种多芯片堆栈结构，举例说明，请参阅图1及图2所示，分别为现有多芯片堆栈结构的局部剖视图及现有芯片封装结构的局部俯视图，于现有多芯片堆栈结构中， 基板10中设置有多电性连接垫11，且基板10开设有曝露出电性连接垫11的开窗12，于各芯片20上贴附有绝缘胶30，且各芯片20以不妨碍电性连接垫11的点胶作业为原则下，堆栈于基板10上，导电胶40电性连接基板10的电性连接垫11及各芯片20的电极垫21，且导电胶40的一部分填入于开窗12中。但是，于现有芯片封装结构中，由于基板10的表面不完全平整，使得介于最底层芯片20及基板10之间的绝缘胶30厚度需要较厚，(如图1所示)，使得最底层芯片20的电极垫21与基板10的电性连接垫11之间的高度落差过大，在实施了点胶作业后，令导电胶40在此处造成颈缩的现象，或者由于毛细原理，使呈半液态的导电胶40填入于开窗12 中的部分，非常容易从开窗12的邻近电性连接垫11处，溢流至开窗12的远离电性连接垫 11处，因而产生胶宽颈缩效应，此效应令导电胶40在基板10与最底部芯片20之间处产生如烘烤后发生的断点或断胶情况而导致的电性断路现象，使芯片封装结构的导电性不良， 如此，会造成产品损坏或需重新点胶的问题，令产品优良率及可靠度降低。综上所述，如何提出一种可解决上述现有技术的缺点的多芯片堆栈封装结构，以防止导电胶发生颈缩而导致断路现象，实为目前亟欲解决的技术问题。
发明内容
鉴于上述现有技术的缺点，本发明的主要目的在于提供一种多芯片堆栈封装结构，防止导电胶发生颈缩而导致电性断路，进而提升产品优良率及可靠度。为达上述及其它目的，本发明提供一种多芯片堆栈封装结构，包括芯片承载件， 于该芯片承载件上设置有至少一电性连接垫；多个半导体芯片，各该半导体芯片具有作用面及非作用面，且彼此以作用面朝上自该电性连接垫旁依序以错位方式堆栈于该芯片承载件上，以使各该半导体芯片至少一部分的作用面外露于堆栈其上的半导体芯片，且各该经堆栈的该半导体芯片的外露作用面上设有至少一电极垫；绝缘胶，设于所述这些半导体芯片之间及该与芯片承载件黏接的半导体芯片与该芯片承载件之间；以及导电胶，用以电性连接该电性连接垫及各该半导体芯片上的电极垫，以通过该导电胶使所述半导体芯片均电性连接该芯片承载件，其中，该芯片承载件上形成有拒焊层，且该拒焊层开设有外露部分电性连接垫的开窗，以令外露的该电性连接垫的轮廓，在邻近该半导体芯片处向远离该半导体芯片处缩小。在前述的多芯片堆栈封装结构中，该芯片承载件为电路板，又各该半导体芯片彼此以作用面朝上自该电性连接垫旁依序以错位方式堆栈于该芯片承载件上。更具体而言， 所述半导体芯片彼此以阶梯状方式或锯齿状方式堆栈。但是，不论以何种方式堆栈，该与芯片承载件黏接的底部半导体芯片的电极垫旁的芯片承载件上设有电性连接垫。此外，本发明的多芯片堆栈封装结构中，通过在芯片承载件上形成的拒焊层，开设有外露部分电性连接垫的开窗，以令外露的该电性连接垫的轮廓在邻近该半导体芯片处向远离该半导体芯片处缩小。举例而言，该开窗的形状可为，但不限于梯形、T字形、三角形、 半圆形、或半椭圆形。相比于现有技术，本发明的多芯片堆栈封装结构，基于供该导电胶附着其上的该电性连接垫的轮廓，在邻近该半导体芯片处向远离该半导体芯片处缩小，此时，由于自然毛细原理，电性连接垫上的导电胶会依据所接触的电性连接垫外形，限制并防止呈半液态的导电胶向远离半导体芯片处溢流，使得胶宽紧缩效应减轻，防止导电胶在芯片承载件与半导体芯片之间处如烘烤后发生的断点或断胶情况而导致的断路现象，如此，不会造成产品损坏或需进行重新点胶的问题，而能提升产品优良率及可靠度。
图1为现有多芯片堆栈结构的局部侧剖视图。图2为图1现有多芯片堆栈结构的局部俯视图。图3为本发明的多芯片堆栈封装结构的局部剖视图。图4为图3的多芯片堆栈封装结构的局部俯视图，其中，图4省略了视需要而涂布的绝缘涂层。图5为本发明多芯片堆栈封装结构的外露的电性连接垫轮廓示意图。图6为本发明的阶梯状多芯片堆栈封装结构的示意图。图7为本发明的锯齿状多芯片堆栈封装结构的示意图。主要组件符号说明10基板11电性连接垫12开窗20芯片21电极垫 30绝缘胶40导电胶 100芯片承载件110电性连接垫130拒焊层140开窗200半导体芯片210电极垫 300绝缘胶400导电胶 500封装树脂600绝缘涂层 610窗孔
具体实施例方式以下是通过特定的具体实例说明本发明的技术内容，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。
须知，本说明书所附图式所示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。本发明提供一种多芯片堆栈封装结构(Multi Stacked-Die I^ckagingStructure)，请参照图3及图4所示，分别为本发明的多芯片堆栈封装结构的局部侧剖视图及局部俯视图，于本实施例中，该多芯片堆栈封装结构包括芯片承载件100、多个半导体芯片200、绝缘胶300及导电胶400。芯片承载件100例如为电路板，于芯片承载件100上设置有至少一电性连接垫 110，其具有导电性质，又该电性连接垫110曝露于该芯片承载件100的上方空间。半导体芯片200例如为主动式芯片，如中央处理器芯片、闪存芯片、逻辑处理芯片；亦可为被动式芯片，如芯片式电容、芯片式电阻等，且各该半导体芯片200具有作用面及非作用面，并于该半导体芯片200的作用面上设有至少一电极垫210，又该绝缘胶300设于所述这些半导体芯片200之间，优选地，该绝缘胶300预先贴附于各该半导体芯片200的非作用面，该绝缘胶300可例如为芯片接着层(Die AttachFilm，DAF)，但不以此为限制，且各该半导体芯片200彼此以作用面朝上及自该电性连接垫110旁依序以错位方式堆栈于该芯片承载件100上，以使各该半导体芯片200至少一部分的作用面外露于堆栈其上的半导体芯片200。再进一步说明，所述半导体芯片200的平面尺寸约略相同，该与芯片承载件100 黏接的半导体芯片200设置在邻近该电性连接垫110的位置，上层的所述半导体芯片200 则分别以一预先设定的距离依序偏移下层的该半导体芯片200而相互堆栈，且所述半导体芯片200不致遮蔽相邻接芯片的电极垫210及芯片承载件100的该电性连接垫110。所以如前所述，该经堆栈的各该半导体芯片200的外露作用面上具有至少一电极垫210，且该电性连接垫110设于该芯片承载件100上的位置对应于该与芯片承载件100 黏接的半导体芯片200的电极垫旁。详细而言，于各该半导体芯片200上对应该电性连接垫110的同侧处设置有至少一电极垫210，且该电极垫210曝露于相邻该半导体芯片200的上方空间，意即上层的该半导体芯片200不致遮蔽下层的该半导体芯片的该电极垫210，此时，该电性连接垫110设置于该芯片承载件100上未黏接该半导体芯片200的区域，该电极垫210设置于该半导体芯片200上未堆栈其它该半导体芯片200的区域。进一步详细说明该绝缘胶300的设定位置及结构型态，该绝缘胶300介于该芯片承载件100及迭接在该芯片承载件100的该半导体芯片200之间，亦即，该绝缘胶300黏接于该芯片承载件100及迭接在该芯片承载件100的该半导体芯片200之间，其用以将该芯片承载件100及该底部半导体芯片200相互黏合而固定，并加以阻断其之间的电性连接，且同时，该绝缘胶300介于任意二个相互迭接的该半导体芯片200之间，亦即，该绝缘胶300 还黏接于任意二个相互迭接的该半导体芯片200之间，其用以将所述半导体芯片200相互黏合而固定，并加以阻断其之间的电性连接。此外，由于该芯片承载件100的表面不完全平整，令介于该芯片承载件100及该底部半导体芯片200之间的该绝缘胶300，其厚度需较厚，例如，25 μ m，但不以此数值为限定， 而介于任意二个相互迭接的该半导体芯片200之间的绝缘胶300厚度相对可较薄，例如，
510 μ m,但不以此数值为限定，此时，介于该芯片承载件100及迭接在该芯片承载件100上的该半导体芯片200之间的绝缘胶300厚度大于任意二个相互迭接的该半导体芯片200之间的绝缘胶300厚度。导电胶400以点胶方式而电性连接电性连接垫110及各该半导体芯片200上的电极垫210，以通过该导电胶400使所述半导体芯片200均电性连接该芯片承载件100，其中， 供该导电胶400附着其上的该电性连接垫110的轮廓，在邻近该半导体芯片200处向远离该半导体芯片200处缩小，如图4所示。在本实施例中，供该导电胶400附着其上的该电性连接垫110的轮廓，在邻近该半导体芯片200处向远离该半导体芯片200处缩小的特征，通过在芯片承载件100上形成有拒焊层130，且该拒焊层130开设有外露部分电性连接垫110的开窗140，以令外露的该电性连接垫110的轮廓，在邻近该半导体芯片200处向远离该半导体芯片200处缩小。举例而言，该开窗140的形状可如图5所示的梯形、T字形、三角形、半圆形、半椭圆形的其中一个，但不以此些形状为限。另外，当开设有多个开窗140时，依据需求条件，这些开窗140的形状可为相同或不同，当形状不同时，可加速辨识电性连接垫110的数目及位置。此外，如图3所示，本发明的多芯片堆栈封装结构还可包括绝缘涂层600。该绝缘涂层600涂布于所述半导体芯片200或该芯片承载件100的外表，令整体结构对外界的绝缘性更佳，即于电气上更为安全，该绝缘涂层600可为如聚对二甲苯(Parylene)的材质， 且因具有固形性质，使得堆栈结构的强度较佳，并且，该绝缘涂层600可例如以雷射加工方式，而开设有多窗孔610，又所述窗孔610分别对应于该开窗140及所述电极垫210位置，使得该开窗140及所述电极垫210不致被该绝缘涂层600所覆盖。请参照图6及图7所示，分别为本发明的多芯片堆栈封装结构的其它实施例。如图6所示，该多芯片堆栈封装结构包括至少三个半导体芯片200，各该半导体芯片200彼此以作用面朝上自该电性连接垫110旁依序以错位方式堆栈于该芯片承载件100 上。具体而言，所述半导体芯片200彼此以阶梯状方式堆栈，因此，形成单边悬空的阶梯状芯片堆栈结构。如图7所示，该多芯片堆栈封装结构包括四个半导体芯片200，其中，所述半导体芯片200彼此以锯齿状方式堆栈，但供该导电胶400附着其上的该电性连接垫110的轮廓， 在邻近该半导体芯片200处向远离该半导体芯片200处缩小，使得胶宽紧缩效应减轻，防止导电胶在芯片承载件与半导体芯片之间处如烘烤后发生的断点或断胶情况而导致的断路现象。此外，如图6及图7所示，本发明的多芯片堆栈封装结构还包括封装树脂500，覆盖该芯片承载件100、半导体芯片200、绝缘胶300及导电胶400，从而以该封装树脂500具有的保护该多芯片堆栈封装结构不受外界环境的破坏，提升安全性，其中，其覆盖方式可通过封装模压方式。综上所述，本发明的多芯片堆栈封装结构设计供该导电胶附着其上的该电性连接垫的轮廓，在邻近该半导体芯片处向远离该半导体芯片处缩小，此时，由于自然毛细原理， 电性连接垫上的导电胶会依据所接触的电性连接垫外形，限制并防止呈半液态的导电胶向远离半导体芯片处溢流，使得胶宽紧缩效应减轻，防止导电胶在芯片承载件与半导体芯片之间处如烘烤后发生的断点或断胶情况而导致的断路现象，如此，不会造成产品损坏或需进行重新点胶的问题，而能提升产品优良率及可靠度。 上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此， 本发明的权利保护范围，应如权利要求书所列。
权利要求
1.一种多芯片堆栈封装结构，其特征在于，包括芯片承载件，于该芯片承载件上设置有至少一电性连接垫；多个半导体芯片，各该半导体芯片具有作用面及非作用面，且彼此以作用面朝上自该电性连接垫旁依序以错位方式堆栈于该芯片承载件上，以使各该半导体芯片至少一部分的作用面外露于堆栈其上的半导体芯片，且各该经堆栈的该半导体芯片的外露作用面上设有至少一电极垫；绝缘胶，设于所述这些半导体芯片之间及该与芯片承载件黏接的半导体芯片与该芯片承载件之间；以及导电胶，用以电性连接该电性连接垫及各该半导体芯片上的电极垫，以通过该导电胶使所述半导体芯片均电性连接该芯片承载件，其中，该芯片承载件上形成有拒焊层，且该拒焊层开设有外露部分电性连接垫的开窗，以令外露的该电性连接垫的轮廓，在邻近该半导体芯片处向远离该半导体芯片处缩小。
2.根据权利要求1所述的多芯片堆栈封装结构，其特征在于，该芯片承载件为电路板。
3.根据权利要求1所述的多芯片堆栈封装结构，其特征在于，所述半导体芯片彼此以阶梯状方式堆栈。
4.根据权利要求1所述的多芯片堆栈封装结构，其特征在于，所述半导体芯片彼此以锯齿状方式堆栈。
5.根据权利要求1所述的多芯片堆栈封装结构，其特征在于，该电性连接垫设于该芯片承载件上的位置对应于该与芯片承载件黏接的半导体芯片的电极垫旁。
6.根据权利要求1所述的多芯片堆栈封装结构，其特征在于，介于该芯片承载件及迭接在该芯片承载件上的该半导体芯片之间的绝缘胶厚度大于任意二个相互迭接的半导体芯片之间的绝缘胶厚度。
7.根据权利要求1所述的多芯片堆栈封装结构，其特征在于，该开窗的形状为梯形、T 字形、三角形、半圆形、或半椭圆形。
8.根据权利要求1所述的多芯片堆栈封装结构，其特征在于，还包括绝缘涂层，涂布于该芯片承载件或所述半导体芯片的外表。
9.根据权利要求8所述的多芯片堆栈封装结构，其特征在于，该绝缘涂层开设有多个窗孔，所述多个窗孔分别对应于该开窗及所述电极垫。
10.根据权利要求1所述的多芯片堆栈封装结构，其特征在于，还包括封装树脂，覆盖该芯片承载件、半导体芯片、绝缘胶及导电胶。
全文摘要
一种多芯片堆栈封装结构，包括芯片承载件，其上设置有至少一电性连接垫；多个半导体芯片，彼此以作用面朝上自该电性连接垫旁依序以错位方式堆栈于该芯片承载件上，且各该经堆栈的半导体芯片上设有至少一外露的电极垫；绝缘胶，设于所述半导体芯片之间及该与芯片承载件黏接的半导体芯片与该芯片承载件之间；以及导电胶，连接该电性连接垫及各半导体芯片上的电极垫，其中，芯片承载件上形成有拒焊层，该拒焊层开设有外露部分电性连接垫的开窗，以令外露的电性连接垫的轮廓在邻近该半导体芯片处向远离该半导体芯片处缩小；由此，防止导电胶在芯片承载件与跟芯片承载件接置的半导体芯片之间发生颈缩而导致断路，提升产品优良率及可靠度。
文档编号H01L25/00GK102468278SQ201010548470
公开日2012年5月23日 申请日期2010年11月15日 优先权日2010年11月15日
发明者刘正仁, 张翊峰, 施嘉凯, 江政嘉, 蔡芳霖 申请人:矽品精密工业股份有限公司