专利名称：在带有三掩膜屏蔽栅工艺的沟槽中直接接触的制作方法
在带有三掩膜屏蔽栅工艺的沟槽中直接接触技术领域
本发明主要涉及一种半导体器件，更确切地说，涉及一种沟槽栅极场效应晶体管 (FET)以及制备同类器件的方法。
背景技术：
DMOS (双扩散M0S)晶体管是一种MOSFET (金属氧化物半导体场效应管)，利用两 个顺序扩散阶梯，校准到一个公共边上，构成晶体管的通道区。DMOS晶体管通常是高电压、 高电流器件，既可以作为分立式晶体管，也可以作为功率集成电路的元件。DMOS晶体管仅用 很低的正向电压降，就可以在单位面积上产生高电流。
典型的DMOS晶体管是一种叫做沟槽DMOS晶体管的器件，其中通道位于沟槽的侧 壁上，栅极形成在沟槽中，沟槽从源极延伸到漏极。布满了薄氧化层的沟槽用多晶硅填充， 比平面垂直DMOS晶体管结构对电流的限制还低，因此它的导通电阻较小。
双栅沟槽MOSFET已经研发并制造出来。美国公开号为2006/0273386的专利申 请提出了一种制备屏蔽栅极场效应管的方法，这种晶体管在第二导电类型的半导体区域上 方，具有一个第一导电类型的本体区。栅极沟槽通过本体区延伸，在半导体区域内终止。至 少一个导电屏蔽电极沉积在栅极沟槽中。屏蔽电极连接在源电压上，从漏极屏蔽栅极电极， 以降低栅漏电容(Cgd)，并提高击穿电压。栅极电极沉积在栅极沟槽中，但与至少一个导电 屏蔽电极绝缘。屏蔽介质层使至少一个导电屏蔽电极与半导体区域相绝缘。栅极介质层使 栅极电极与本体区相绝缘。之所以形成屏蔽介质层，是为了使它向外扩展，直接延伸到本体 区下方。
但是，制备这种屏蔽栅场效应管的传统方法需要六至八个掩膜工艺，不仅昂贵而 且耗时。
正是基于以上情况，我们提出了本发明的各种实施例。 发明内容
本发明所提供的一种用于制备屏蔽栅极沟槽半导体器件的方法，包括以下步骤
步骤a 将沟槽掩膜作为第一掩膜，用于半导体衬底；
步骤b 刻蚀半导体衬底，形成晶体管元沟槽(TRl)、栅极沟槽(TR2)和源极沟槽 (TR3)，它们的宽度分别为晶体管元沟槽宽度(Wl)、栅极沟槽宽度(M)和源极沟槽宽度 (W3)，其中源极沟槽(TR3)是最宽和最深的沟槽，源极沟槽宽度(W3)取决于栅极沟槽(TR2) 的深度(D2)；
步骤C 在晶体管元沟槽(TRl)、栅极沟槽(TM)和源极沟槽(TR;3)的底部，制备第 一导电材料，以形成源极电极；
步骤d 在晶体管元沟槽(TRl)和栅极沟槽(TR2)中的第一导电材料上方，制备第 二导电材料，以形成栅极电极，其中第一和第二导电材料相互分离，并通过绝缘材料，与半 导体衬底分离；
步骤e 在晶体管元沟槽(TRl)、栅极沟槽(TM)和源极沟槽(TM)上方，沉积第一 绝缘层，其中用绝缘物填满源极沟槽(TR3)的顶部；
步骤f 在衬底的顶部，制备一个本体层；
步骤g 在本体层的顶部，制备一个源极层；
步骤h 在晶体管元沟槽(TRl)、栅极沟槽(TR2)和源极沟槽(TR3)以及源极的上方，制备第二绝缘层；
步骤i 在第二绝缘层上方，运用接触掩膜作为第二掩膜；
步骤j 在源极沟槽(TR3)中形成源极电极接触，在栅极沟槽(TR2)中形成栅极电 极接触，并形成源极/本体接触到半导体衬底；以及
步骤k:运用一个金属掩膜作为第三掩膜，在第二绝缘层上方，制备源极金属和栅 极金属。
上述的方法，其中，步骤k包括
在第二绝缘层上方，沉积一个金属层；
在金属层上方，使用所述的金属掩膜作为第三掩膜；以及
通过金属掩膜，刻蚀金属层，形成栅极金属和源极金属。
上述的方法，其中，步骤a包括
在半导体衬底上方，沉积一个氧化层；以及
用第一掩膜形成氧化层的图案，以制备一个硬掩膜。
上述的方法，其中，晶体管元沟槽宽度(Wl)为0.3微米至0.5微米；栅极沟槽宽度 (W2)为0. 6微米至0. 9微米；以及源极沟槽宽度(W3)为1. 2微米至2. 0微米。
上述的方法，其中，源极沟槽宽度(W3)与栅极沟槽宽度(W2)之比的比例为1. 5至 3。
上述的方法，其中，源极沟槽宽度(W3)与栅极沟槽的深度(D2)之比的比例为1. 1 至 1. 3。
上述的方法，其中，步骤c包括
在晶体管元沟槽(TRl)、栅极沟槽(TR2)和源极沟槽(TR3)的侧壁上，制备一个氧 化层；
在晶体管元沟槽(TRl)、栅极沟槽(TR2)和源极沟槽(TR3)中，原位沉积第一导电 材料；以及
回刻第一导电材料。
上述的方法，其中，氧化层的厚度为1500埃至2500埃。
上述的方法，其中，步骤d包括
在晶体管元沟槽(TRl)、栅极沟槽(TM)和源极沟槽(TR3)中的源极电极上方，制 备一个介质层；
对介质层进行化学机械抛光和/或回刻到预设厚度，以制备硅间介质层；
在晶体管元沟槽(TRl)、栅极沟槽(TM)和源极沟槽(TR3)的裸露部分的侧壁上， 生长栅极氧化物；以及
在晶体管元沟槽(TRl)、栅极沟槽(TM)和源极沟槽(TR;3)中，沉积第二导电材料， 沉积的预设厚度要填满晶体管元沟槽(TRl)和栅极沟槽(TR2)，但不填满源极沟槽(TR3)。6
上述的方法，其中，栅极氧化物的厚度在250埃至1000埃的范围内。
上述的方法，其中，选择源极沟槽的宽度(W;3)，并选择沉积一定量的第二导电材 料，使源极沟槽(TR3)中的第二导电材料中留有一个缝隙。
上述的方法，其中，所述的缝隙的宽度为0. 1微米至0. 3微米。
上述的方法，其中，还包括在步骤d之后、步骤e之前，要进行
在晶体管元沟槽(TRl)、栅极沟槽(TM)和源极沟槽(TR3)中，各向同性地刻蚀第 二导电材料，从而完全除去源极沟槽(TR3)中的第二导电材料，但是晶体管元沟槽(TRl)和 栅极沟槽(TR2)中仍然剩余一部分第二导电材料。
上述的方法，其中，晶体管元沟槽(TRl)和栅极沟槽(TR2)中的第二导电材料要在 一定程度上向下凹陷，以便使源极沟槽(TR3)中残留的第二导电材料最少。
上述的方法，其中，还包括在步骤e之后、步骤f之前，除去一部分第一绝缘层，使 第一绝缘层与衬底的顶面在一个平面上。
上述的方法，其中，制备一个本体层包括垂直植入和退火。
上述的方法，其中，制备源极层包括垂直植入和退火。
上述的方法，其中，第一绝缘层进一步凹陷至衬底的顶面以下。
上述的方法，其中，制备源极层包括倾斜植入和退火。
上述的方法，其中，步骤j包括
选择性地刻蚀一部分第二绝缘层，以形成源极电极接触孔和栅极电极接触孔，以 及源极/本体接触孔；
在源极电极接触孔和栅极电极接触孔，以及源极/本体接触孔的侧壁上，沉积阻 隔材料；以及
用导电插头填充源极电极接触孔，栅极电极接触孔，以及源极/本体接触孔的剩 余部分。
上述的方法，其中，源极电极接触孔比栅极电极接触孔更大。
上述的方法，其中，源极电极接触孔的宽度为0.35微米至0.7微米，栅极电极接触 孔的宽度为0. 25微米至0. 35微米。
上述的方法，其中，还包括在步骤g之后、步骤h之前，要进行
在晶体管元沟槽(TRl)、栅极沟槽(TM)和源极沟槽(TR;3)中，回刻第一绝缘层，以 制备垫片；以及
在晶体管元沟槽(TRl)和栅极沟槽(TR2)中的第二导电材料上方，以及源极层上 方，制备自对准多晶硅化物。
本发明还提供一种半导体器件，包括
多个屏蔽栅极沟槽场效应管，每个场效应管都含有一个导电屏蔽电极和一个导电 栅极电极，形成在晶体管元沟槽(TRl)中；
一个源极沟槽(TR3)，在源极沟槽(TR3)的底部只有一个导电屏蔽电极，没有导电 栅极电极；
一个栅极沟槽(TR2)，在导电屏蔽电极上方，栅极沟槽(TR2)具有一个导电栅极电 极，其中源极沟槽(TR3)比栅极沟槽(TR2)更宽也更深；
一个或多个垂直屏蔽电极接头，用于将源极沟槽(TR3)中的导电屏蔽电极直接电连接到源极金属上；
垂直栅极接头，用于将栅极沟槽(TR2)中的导电栅极直接电连接到栅极金属上， 其中该半导体器件是由一个三掩膜屏蔽栅工艺制成的，其中源极沟槽(TR3)比栅极沟槽 (TR2)更宽也更深。
上述的半导体器件，其中，栅极沟槽(TR2)比晶体管元沟槽(TRl)更宽也更深。
上述的半导体器件，其中，屏蔽栅极场效应管是形成在一个重掺杂衬底上方的外 延层中，其中只有源极沟槽(TR3)延伸到该重掺杂的衬底中，而晶体管元沟槽(TRl)和栅极 沟槽(TR2)并没有。
上述的半导体器件，其中，源极沟槽(TR3)最外层的环也作为终止区的一个保护 环。
阅读以下详细说明并参照以下附图后，本发明的其他特点和优势将显而易见
图IA和IB表示依据本发明的一个实施例，半导体器件布局的俯视图。
图IC表示在与图1A-1B所示的半导体器件相同的沟槽中，形成的具有多晶硅源极 和多晶硅栅极的屏蔽栅场效应管剖面图。
图2A-2Y表示依据本发明的一个实施例，如图1A-1C所示的屏蔽栅场效应管的制 备方法的剖面图。
图3表示依据本发明的一个实施例，源极多晶硅连接的剖面图。
图4表示依据本发明的一个实施例，栅极多晶硅连接的剖面图。
图5表示依据本发明的一个实施例，源极多晶硅结构在第三个方向上的剖面图。
具体实施方式
为了解释说明，以下详细说明涵盖了多个特殊细节，但本领域的所有技术人员都 应理解，以下细节的许多变化和修改仍属本发明的范围。因此，本发明以下典型实施例的提 出，没有对请求权项的发明造成任何一般性的损失，也没有附加任何限制。
本发明的实施例提出了制备屏蔽栅极沟槽FET晶体管的方法，其中源极和栅极与 三掩膜屏蔽栅工艺直接接触。
图1A-1B表示含有底部漏极屏蔽栅沟槽FET的半导体器件100两种布局的俯视 图。如图IA所示，半导体器件100由半导体衬底构成。器件100含有一个第一沟槽图案 102和一个第二沟槽图案104。第一沟槽图案102包括一个或多个互联的沟槽，每个沟槽都 包含由第一导电材料(例如第一多晶硅层，称为多晶硅1)构成的源极电极，源极电极电耦 合到源电压上。第二沟槽图案104同样也包括一个或多个互联的沟槽，每个沟槽除了包含 源极电极之外，还包含由第二导电材料(例如第二多晶硅层，称为多晶硅幻构成的栅极电 极。源极电极也可作为屏蔽电极，形成在衬底中的沟槽底部，栅极电极形成在沟槽的顶部。 通过第一和第二沟槽图案102、104中的沟槽侧壁和底部的绝缘材料，第一和第二导电材料 可以与衬底101的材料电绝缘。在第一沟槽图案102和第二沟槽图案104中的沟槽互联在 一起，在沟槽的底部含有一个源极电极。另外，第二沟槽图案104中的沟槽在沟槽顶部还含 有一个栅极电极，栅极电极通过绝缘材料与源极电极绝缘。要注意的是，由于第一导电材料和衬底101的材料之间存在厚绝缘层，因此第一沟槽图案102最外面的部分也可以作为一 个保护环。
从第二沟槽图案104，到位于半导体器件顶部的栅极金属114，由接头110提供垂 直电接触。从第一沟槽图案102，到位于半导体器件100顶部的源极金属116，由另外的接 头112提供垂直电接触。第一沟槽图案102中的屏蔽电极，与第二沟槽图案104中的屏蔽 电极互相联接。作为示例，源极金属116接地，底部的漏极金属(图中没有表示出)连接高 电压(负)，用于N-通道操作——用于P-通道操作，与之相反，漏极金属连接到正高电压 上。图IA和IB表示接头112可能出现的不同位置。接头112可以在源极金属116的边缘 处，如图IA所示，由于靠近晶片边缘，该处的电压会很高。还可选择将接头112置于源极金 属116的中心，如图IB所示，该处的电压很低。
半导体器件100也含有接头106，将晶体管元108的源极和本体区电连接到源极金 属116上。晶体管元108可以屏蔽栅极沟槽FET。晶体管元108的中心部分109剖面图， 如图IC所示。可以用第二沟槽图案104的沟槽104'构成晶体管元108。半导体衬底具有 一个承载外延层132的重掺杂衬底层131，沟槽104'形成在半导体衬底中。晶体管元108 的中心部分109含有第一导电材料122(例如多晶硅1)，在中心沟槽104’的底部作为源极 /屏蔽电极。第一导电材料对晶体管元108的栅极电极IM形成屏蔽。第二导电材料(例 如多晶硅2)在晶体管元顶部作为栅极电极。第一和第二导电材料与衬底101电绝缘，并通 过含有硅间氧化层(IPO) 1 等绝缘材料，实现相互绝缘。晶体管元108还包括位于外延层 132顶部的源极区133，以及在源极区133下方的本体区134。源极金属116覆盖在晶体管 元108上。
图2A-2Y表示制备如图1A-1B所示的半导体器件的三掩膜工艺的剖面图。在图 2A-2Y中，沿A线和B线的剖面分别记为“位置A”或“位置B”。
如图2A和2B所示，第一掩膜，例如光掩膜(图中没有表示出)，沉积在半导体衬底 上方，半导体衬底包括位于重掺杂的N-衬底202上方的相对轻掺杂的N-外延层204等。第 一光掩膜形成带有开口的图案，以定义沟槽。还可选择，在N-外延层204上方，将光掩膜形 成氧化层(图中没有表示出)的图案；并将氧化层作为硬掩膜，用于刻蚀沟槽。然后，如图 2A所示，通过掩膜刻蚀N-外延层204和N-衬底202，沿A线形成沟槽206、208和210。沟 槽206会在接下来的工艺中形成晶体管元108的一部分(就像图1A-1C的中心部分109的 沟槽104’那样)。为了简化，将这些沟槽206统称为晶体管元沟槽。另一个沟槽208可以 用于制备连接到栅极金属层上的那部分沟槽图案(对应图1A-1B的接头110)。为了简化， 将该沟槽208称为栅极沟槽。然而，另一个沟槽210将制成连接到源极金属层上的那部分沟 槽图案。为了简化，将该沟槽210称为源极沟槽(对应图1A-1B的接头112)。如图1A-1B 所示，这些沟槽全部互联在一起。如图2B所示(沿线B的剖面图)，沟槽208和210的一部 分形成在衬底的其他部分中。尽管晶体管元沟槽206和栅极沟槽208可以形成在N-外延 层204中，但源极沟槽210可以一直向下延伸到N-衬底202中。沟槽206、208和210的宽 度是不同的。举例来说，晶体管元沟槽206的宽度是这三种沟槽里最窄的，例如约为0. 3至 0. 5微米。栅极沟槽208比晶体管元沟槽要宽，例如约为0. 6至0. 9微米。源极沟槽210比 栅极沟槽要宽，例如约为1. 2至2. 0微米。对于一个特定的刻蚀周期来说，掩膜开口越宽， 通过干刻蚀(典型用于多晶硅回刻)等各向异性的刻蚀工艺刻蚀出来的沟槽越深。由于必须要让源极沟槽的深度大于栅极沟槽，因此源极沟槽210的宽度要大于栅极沟槽208的深 度。最佳情况是，源极沟槽210的宽度与沟槽208的宽度之比，即W沟槽21Q/W沟槽·大约在1. 5 至3之间，沟槽210的宽度与沟槽208的深度之比，即W渐曹210/D渐曹208大约在1. 1至1. 3之 间。因此，利用单掩膜和单刻蚀工艺，可以形成具有不同深度的沟槽。
如图2C-2D所示，可以在沟槽206、208和210的侧壁和底部，形成一个薄绝缘层 216(例如一种氧化层)。例如，可以通过热生长氧化物与高温氧化物(HTO)沉积相结合，制 备绝缘层216。氧化层216的总厚度大约在1500埃至2500埃之间，以便闭锁高漏源电压 VDS。然后，将第一导电材料218(例如记为多晶硅1的多晶硅材料)原位沉积在沟槽中，并 进行回刻，例如刻蚀到沟槽深度的1/2处。
如图2E-2F所示，在第一导电材料(例如多晶硅1或源极/屏蔽电极)层218上 方，形成一个较厚的绝缘层217。较厚的绝缘层217可以是一种通过高密度等离子(HDP)氧 化物沉积所形成的氧化物，这仅作为示例，不作为局限。然后，对绝缘层217进行化学机械 抛光(CMP)，并且在导电材料218上方，将绝缘层217回刻到预设的厚度。利用湿刻蚀，除去 沟槽侧壁上多余的绝缘材料。
如图2G-2H所示，可以在沟槽的侧壁上形成薄栅极绝缘物219(例如一种氧化物)。 栅极氧化物的厚度约为250 A至1000 A。沉积第二导电材料层220(例如第二多晶硅层 记为多晶硅2，或栅极电极)，填充沟槽206和208。由于源极沟槽210比较宽而且比较深， 选取一定量的第二导电材料，不要完全填充源极沟槽210，在源极沟槽210上方的第二导电 材料220中，留下一个大约0. 1微米至0. 3微米的缝隙221。
如图2I-2J所示，可以各向同性地回刻第二导电材料220。由于具有缝隙221，并 且沟槽开口越宽，刻蚀得越快，因此可以完全除去源极沟槽210中的导电材料220。为了使 源极沟槽210中剩余的导电材料220最少，可以通过一个较长的各向同性刻蚀工艺，在一定 程度上使沟槽206和208中的第二导电材料220向下凹陷。
形成一个薄绝缘层222 (例如一个氧化层)，填满沟槽206、208和210。例如，如图 ^(和2M所示，通过热氧化与低温氧化或高密度等离子(HDP)沉积相结合，形成一个氧化层。 然后对薄绝缘层222进行化学机械抛光和/或回刻。图2L表示图观所示工艺的一种可选 方式。在这种情况下，绝缘层222的回刻程度更大，以便将来进行倾斜源极植入。
如图2N和2P所示，在N-外延层206的顶部形成一个本体层224，然后在本体层 224的顶部形成一个源极层226。可以通过垂直植入和退火等方式，形成本体层2M和源极 层226。图20表示图2N所示工艺的一种可选方式，该方式通过倾斜植入，形成源极226。在 这种方式下，由于倾斜植入并除去栅极电极220上方的氧化物222，如图2L所示，使得源极 植入物触及栅极电极220的厚度很小，因此源极层2 植入的厚度较小。
图2Q-2V表示形成接头。如图2Q和2S所示，在该结构上方形成一个绝缘层2 (例 如磷硅酸盐玻璃(BPSG)等低温氧化层2 )，并增稠。在绝缘层2 上制备一个接触掩膜 (图中没有表示出)，形成带开口的图案，以定义接触孔。该接触掩膜是此工艺中使用的第 二个光掩膜。通过掩膜中的开口，刻蚀绝缘层228以及本体层2M和源极层226的一部分， 形成接触孔229，并将沟槽208和210中的氧化物，向下刻蚀到多晶硅1或多晶硅2层，形成 孔231和233。首先，利用氧化刻蚀，将氧化层228以及沟槽(例如222)中的氧化物刻蚀 掉，直到露出硅或多晶硅。然后，利用硅刻蚀，通过源极层2 刻蚀，使接触孔2 中的本体层2M裸露出来。图2R表示图2Q所示方法的一种可选方式。在这种情况下，形成接触孔 229的刻蚀过程，一直进行到本体层224的顶面为止。然后，利用本体接触植入和扩散的标 准工艺，在接触孔229的底部附近，制备一个本体接触区230。由于源极/屏蔽电极218以 及栅极电极220都是重掺杂的，因此不会受到本体接触植入的影响。
鉴于沟槽210中的源极/屏蔽电极218的深度，接触孔231的尺寸可能大于接触孔 233或229的尺寸。例如，接触孔231的尺寸大约在0. 25至0. 35微米之间，而接触孔233 的尺寸大约在0. 35至0. 7微米之间。
如图2T-2V所示，可以在接触孔229、231和233中沉积一层阻隔材料232(例如Ti/ TiN等)。然后，使用导电(例如钨(W))插头234填满接触孔229、231和233。源极区226 上方的接触孔229中的阻隔金属232和钨插头234，作为源极/本体接头。在该结构上方， 沉积一个金属层236 (ΑΙ-Si较佳)。在金属层236上沉积一个带图案的金属掩膜(图中没 有表示出)，随后通过金属刻蚀，将金属层236分成多个电绝缘部分，这些部分构成栅极和 源极金属，比如图1A-1B所示的半导体器件100的栅极金属114和源极金属116，从而完成 整个器件。金属掩膜是该工艺中的第三个光掩膜。源极区上方的接触孔229中的阻隔金属 232和钨插头234，作为从源极层2 和本体层2M到源极金属116 (图1A-1B)的垂直源极 沟槽接头112。栅极沟槽208上方的接触孔233中的阻隔金属232和钨插头234，作为从栅 极电极220到栅极金属114(图1A-1B)的垂直栅极沟槽接头110。还可选择，随后利用一个 额外的掩膜进行钝化。标准工艺并不需要掩膜，就能在器件的底部形成一个漏极金属(图 中没有表示出)。
图2W表示与图2N相同的工艺，图2X-2Y表示在源极植入和驱动之后，立即进行硅 材料可选的硅化工艺，也就是如果有必要的话，在如图2N或图2W所示的工艺之后立即进 行。在这种情况下，如图2X所示，回刻绝缘层222，形成氧化物垫片238。例如，如果第二导 电材料220 (例如多晶硅2、上方的沟槽中的绝缘层222，是一层厚度约为1200埃至2000埃 的氧化层，则可以使用干刻蚀。侧壁的垫片厚度最好是在500埃至800埃之间。垫片能够 防止源极层2 和第二导电材料(栅极电极220)之间短接。如图2Y所示，如果第二导电 材料220是多晶硅，则可以通过标准的硅化工艺，在第二导电材料220上方以及源极层2 上方，形成自对准多晶硅化物对0。硅化工艺包括在氮气气氛中，580°C至680°C温度下的快 速热退火(RTA)沉积Ti/TiN，在Ti/TiN与硅或多晶硅接触的地方形成自对准多晶硅化物 220，然后剥去剩余的TiN。金属自对准多晶硅化物可以是TiSi、NiSi或CoSi。为了降低栅 极电阻，可以选用TiSi。由于为了形成自对准多晶硅化物，Ti/TiN不会与氧化物相互反应， 因此氧化物垫片238中不含自对准多晶硅化物。
在形成自对准多晶硅化物之后，如图2Q-2V所示，可以接下来形成接头和金属。
图3-5表示上述器件中所出现的不同类型的沟槽结构的示例。为了简化，图3-5 省去了源极和本体区、BPSG等细节。图3表示通过如图2T所示的工艺形成的源极多晶硅， 连接和终止的结构300的剖面图。如图所示，形成在半导体衬底301中的绝缘沟槽中的多 晶硅源极/屏蔽电极302，可以通过W-插头接头304，直接垂直连接到源极金属(图中没有 表示出)上。图4表示如图2V所示的工艺形成的栅极多晶硅连接结构400的剖面图。如 图4所示，形成在半导体衬底401中的绝缘沟槽中的多晶硅栅极电极402，可以通过W-插头 接头404，直接垂直连接到栅极金属(图中没有表示出)上。在传统的方法中，多晶硅源极/屏蔽和栅极电极分别连接到源极金属和栅极金属上。
图5表示依据上述图2A-2Y所述的工艺，所形成的源极沟槽的一部分结构500的 剖面图。如图5所示，可以通过在一个被氧化物部分填充的沟槽(例如半导体衬底501中 的源极沟槽210)中，沉积多晶硅(例如多晶硅1)形成沟槽结构500的导电部分502。沟槽 的其余部分可以用绝缘物504(例如一种氧化物)填满。尽管图5与图3类似，但图5所处 的沟槽图案区中并没有形成源极电极接头。作为示例，图3和图5中所示的结构，对应的是 图IA的第一沟槽图案102的最外层沟槽。该最外层沟槽不仅作为终止沟槽/保护环，通过 它的厚氧化物侧壁，防止晶片边缘处的高电压，而且还作为源极金属116的接触区，通过接 头112、304，接触沟槽中的源极电极302、502。
尽管以上内容完整说明了本发明的较佳实施例，但仍可能存在各种等价的变化和 修正。因此，本发明的范围不应由上述说明限定，而应由所附的权利要求书及其等价范围限 定。任何特点，无论是否较佳，都应与其他任何特点相结合，无论是否较佳。在以下的权利 要求书中，除非特别说明，否则不定冠词“一个”或“一种”指的是下文中的一个或多个项目。 除非在指定的权利要求中用“意思是”明确引用该限制条件，否则所附的权利要求书不应看 做是含有定义加功能的局限。
权利要求
1.一种用于制备屏蔽栅极沟槽半导体器件的方法，其特征在于，包括 步骤a 将沟槽掩膜作为第一掩膜，用于半导体衬底；步骤b:刻蚀半导体衬底，形成晶体管元沟槽(TR1)、栅极沟槽(TR2)和源极沟槽 (TR3)，它们的宽度分别为晶体管元沟槽宽度(Wl)、栅极沟槽宽度(M)和源极沟槽宽度 (W3)，其中源极沟槽(TR3)是最宽和最深的沟槽，源极沟槽宽度(W3)取决于栅极沟槽(TR2) 的深度(D2)；步骤c 在晶体管元沟槽(TRl)、栅极沟槽(TM)和源极沟槽(TR;3)的底部，制备第一导 电材料，以形成源极电极；步骤d 在晶体管元沟槽(TRl)和栅极沟槽(TR2)中的第一导电材料上方，制备第二导 电材料，以形成栅极电极，其中第一和第二导电材料相互分离，并通过绝缘材料，与半导体 衬底分离；步骤e 在晶体管元沟槽(TRl)、栅极沟槽(TM)和源极沟槽(TR;3)上方，沉积第一绝缘 层，其中用绝缘物填满源极沟槽(TR3)的顶部； 步骤f 在衬底的顶部，制备一个本体层； 步骤g 在本体层的顶部，制备一个源极层；步骤h 在晶体管元沟槽(TRl)、栅极沟槽(TM)和源极沟槽(TR;3)以及源极的上方，制备第二绝缘层；步骤i 在第二绝缘层上方，运用接触掩膜作为第二掩膜；步骤j 在源极沟槽(TR;3)中形成源极电极接触，在栅极沟槽(TM)中形成栅极电极接 触，并形成源极/本体接触到半导体衬底；以及步骤k 运用一个金属掩膜作为第三掩膜，在第二绝缘层上方，制备源极金属和栅极金属 ο
2.如权利要求1所述的方法，其特征在于，步骤k包括 在第二绝缘层上方，沉积一个金属层；在金属层上方，使用所述的金属掩膜作为第三掩膜；以及 通过金属掩膜，刻蚀金属层，形成栅极金属和源极金属。
3.如权利要求1所述的方法，其特征在于，步骤a包括 在半导体衬底上方，沉积一个氧化层；以及用第一掩膜形成氧化层的图案，以制备一个硬掩膜。
4.如权利要求1所述的方法，其特征在于，晶体管元沟槽宽度(Wl)为0.3微米至0. 5 微米；栅极沟槽宽度(M)为0. 6微米至0. 9微米；以及源极沟槽宽度(W;3)为1. 2微米至 2. 0微米。
5.如权利要求1所述的方法，其特征在于，源极沟槽宽度(W3)与栅极沟槽宽度(W2)之 比的比例为1.5至3。
6.如权利要求1所述的方法，其特征在于，源极沟槽宽度(W3)与栅极沟槽的深度(D2) 之比的比例为1. 1至1.3。
7.如权利要求1所述的方法，其特征在于，步骤c包括在晶体管元沟槽(TRl)、栅极沟槽(TM)和源极沟槽(TR3)的侧壁上，制备一个氧化层；在晶体管元沟槽(TRl)、栅极沟槽(TM)和源极沟槽(TR;3)中，原位沉积第一导电材料；以及回刻第一导电材料。
8.如权利要求7所述的方法，其特征在于，氧化层的厚度为1500埃至2500埃。
9.如权利要求1所述的方法，其特征在于，步骤d包括在晶体管元沟槽(TRl)、栅极沟槽(TM)和源极沟槽(TR3)中的源极电极上方，制备一 个介质层；对介质层进行化学机械抛光和/或回刻到预设厚度，以制备硅间介质层； 在晶体管元沟槽(TRl)、栅极沟槽(TM)和源极沟槽(TR3)的裸露部分的侧壁上，生长 栅极氧化物；以及在晶体管元沟槽(TRl)、栅极沟槽(TM)和源极沟槽(TR;3)中，沉积第二导电材料，沉积 的预设厚度要填满晶体管元沟槽(TRl)和栅极沟槽(TR2)，但不填满源极沟槽(TR3)。
10.如权利要求9所述的方法，其特征在于，栅极氧化物的厚度在250埃至1000埃的范 围内。
11.如权利要求9所述的方法，其特征在于，选择源极沟槽的宽度(W3)，并选择沉积一 定量的第二导电材料，使源极沟槽(TR3)中的第二导电材料中留有一个缝隙。
12.如权利要求11所述的方法，其特征在于，所述的缝隙的宽度为0.1微米至0. 3微米。
13.如权利要求11所述的方法，其特征在于，还包括在步骤d之后、步骤e之前，要进行在晶体管元沟槽(TRl)、栅极沟槽(TR2)和源极沟槽(TR3)中，各向同性地刻蚀第二导 电材料，从而完全除去源极沟槽(TR3)中的第二导电材料，但是晶体管元沟槽(TRl)和栅极 沟槽(TR2)中仍然剩余一部分第二导电材料。
14.如权利要求13所述的方法，其特征在于，晶体管元沟槽(TRl)和栅极沟槽(TR2)中 的第二导电材料要在一定程度上向下凹陷，以便使源极沟槽(TR3)中残留的第二导电材料 最少。
15.如权利要求1所述的方法，其特征在于，还包括在步骤e之后、步骤f之前，除去一 部分第一绝缘层，使第一绝缘层与衬底的顶面在一个平面上。
16.如权利要求15所述的方法，其特征在于，制备一个本体层包括垂直植入和退火。
17.如权利要求15所述的方法，其特征在于，制备源极层包括垂直植入和退火。
18.如权利要求15所述的方法，其特征在于，第一绝缘层进一步凹陷至衬底的顶面以下。
19.如权利要求18所述的方法，其特征在于，制备源极层包括倾斜植入和退火。
20.如权利要求1所述的方法，其特征在于，步骤j包括选择性地刻蚀一部分第二绝缘层，以形成源极电极接触孔和栅极电极接触孔，以及源 极/本体接触孔；在源极电极接触孔和栅极电极接触孔，以及源极/本体接触孔的侧壁上，沉积阻隔材 料；以及用导电插头填充源极电极接触孔，栅极电极接触孔，以及源极/本体接触孔的剩余部分。
21.如权利要求20所述的方法，其特征在于，源极电极接触孔比栅极电极接触孔更大。
22.如权利要求21所述的方法，其特征在于，源极电极接触孔的宽度为0.35微米至 0. 7微米，栅极电极接触孔的宽度为0. 25微米至0. 35微米。
23.如权利要求1所述的方法，其特征在于，还包括在步骤g之后、步骤h之前，要进行在晶体管元沟槽(TRl)、栅极沟槽(TM)和源极沟槽(TR;3)中，回刻第一绝缘层，以制备垫片；以及在晶体管元沟槽(TRl)和栅极沟槽(TM)中的第二导电材料上方，以及源极层上方，制 备自对准多晶硅化物。
24.一种半导体器件，其特征在于，包括多个屏蔽栅极沟槽场效应管，每个场效应管都含有一个导电屏蔽电极和一个导电栅极 电极，形成在晶体管元沟槽(TRl)中；一个源极沟槽(TR3)，在源极沟槽(TR3)的底部只有一个导电屏蔽电极，没有导电栅极 电极；一个栅极沟槽(TR2)，在导电屏蔽电极上方，栅极沟槽(TM)具有一个导电栅极电极， 其中源极沟槽(TR3)比栅极沟槽(TR2)更宽也更深；一个或多个垂直屏蔽电极接头，用于将源极沟槽(TR3)中的导电屏蔽电极直接电连接 到源极金属上；垂直栅极接头，用于将栅极沟槽(TR2)中的导电栅极直接电连接到栅极金属上，其中 该半导体器件是由一个三掩膜屏蔽栅工艺制成的，其中源极沟槽(TR3)比栅极沟槽(TR2) 更宽也更深。
25.如权利要求M所述的半导体器件，其特征在于，栅极沟槽(TR2)比晶体管元沟槽 (TRl)更宽也更深。
26.如权利要求M所述的半导体器件，其特征在于，屏蔽栅极场效应管是形成在一个 重掺杂衬底上方的外延层中，其中只有源极沟槽(TR;3)延伸到该重掺杂的衬底中，而晶体 管元沟槽(TRl)和栅极沟槽(TM)并没有。
27.如权利要求对所述的半导体器件，其特征在于，源极沟槽(TR3)最外层的环也作为 终止区的一个保护环。
全文摘要
在带有三掩膜屏蔽栅工艺的沟槽中直接接触，本发明提出了一种半导体器件及其制备方法。在半导体衬底上使用沟槽掩膜，刻蚀衬底形成三种不同宽度的沟槽。第一导电材料形成在沟槽底部。第二导电材料形成在第一导电材料上方。绝缘层将第一和第二导电材料分隔开。第一绝缘层沉积在沟槽上方。本体层形成在衬底的顶部。源极形成在本体层中。在沟槽和源极上方使用第二绝缘层。在第二绝缘层上方使用接触掩膜。形成穿过第二绝缘层的源极和栅极接头。源极和栅极金属形成在第二绝缘层上方。
文档编号H01L29/78GK102034712SQ20101029442
公开日2011年4月27日 申请日期2010年9月20日 优先权日2009年9月23日
发明者哈姆扎·耶尔马兹, 安荷·叭剌, 常虹, 戴嵩山, 陈军 申请人:万国半导体股份有限公司