专利名称：具有快速写入特性的相变存储装置的制作方法
技术领域：
国际商用 器公司(International Business Machines Corporation)，是纽约公司，以及旺宏电子股份有限公司(Macronix International Corporation，Ltd.)，是台湾公司，为联合研究协议的当事人。本发明是关于包括相变基存储材料的存储装置，该相变基存储材料包括硫属化物基材料与其它可编程阻抗材料，以及用于制造如此装置的方法。
背景技术：
基于相变化的存储材料，像硫属化物基材料与类似材料，能够通过一适合在集成电路中实施的电流的施加而产生在一非晶状态与一结晶状态之间的相(Phase)改变，普通非晶状态其特征在于较高电阻率，这些材料是集成电路相变存储装置，与其它存储科技的 —石出。从非晶至结晶状态的改变通常是ー较低电流操作，从结晶至非晶的改变，在此是指如复位(reset)，通常是ー较高电流操作，其包括一短高电流密度脉冲以熔化或者击穿结晶结构，此后相变材料迅速冷却，淬火(quench)相变过程并允许相变材料的至少一部分在非晶状态中稳定。复位所需要的电流强度能够经由减少单元及/或电极与相变材料之间的接触面积内的相变材料元件的大小而減少，如此以至于以少量的绝对电流值通过相变材料元件来达成较高电流密度。研究已经取得进展以提供经由调整在相变材料中的掺杂浓度，与经由提供具有非常小尺寸的结构而得以低复位电流来操作的存储装置，非常小尺寸相变装置的一个问题涉及耐久度，具体地，使用在ー设定状态的相变材料而制作的存储单元其电阻会漂移当相变材料合成物缓慢地随着装置寿命期间的时间而改变时。本案申请人于此同时另一名为 "Dielectric Mesh Isolated Phase Change Structure for Phase Change Memory，，白勺待审美国专利申请，其美国申请号12Λ86，874 (现为美国专利公开号2010-00846M)，在2008 年10月2日提出申请(MXIC 1849-1)，说明了前述所讨论关于在前几个循环的操作期间相变存储器合成物的变化的若干问题，美国申请号12/286，874在此并入以供參考就像在此完全地提出一祥，此外，复合掺杂已经被描述为用于稳定相变材料的科技，在本案申请人于此同时另ー待审美国专利申请号12/7 , 837之中，其名为“Wiase Change Memory Having One or More non-Constant Doping Profiles",于 2010 年 3 月 23 日提出申请(MXIC 1911-2)，在此并入以供參考就像在此完全地提出一祥。漂移会造成可靠度的问题并増加需要用来操作装置的控制电路的复杂度，例如， 如果电阻在设定或/及复位状态单元上漂移，则相变速度改变，単元的动态电阻可能会改变，遭遇到不同保持行为(电阻稳定度)，以及等等，这些问题的ー个结果就是装置所需要的感应电路必须处理每个电阻状态的更宽电阻范围，其典型地导致更低速度操作，此外，设定与复位流程必须视为改变存储单元的主体条件(bulk condition)，即使在单一存储状态
4内，典型地导致跨阵列的不均勻设定与复位速度。本案共同发明人李明修在本案申请人于此同时另ー待审美国专利申请号 12/484，955，于2010年6月15日(MXIC 1879-1)提出申请，之中已经描述，在作用区域中具有带有ー经修改化学计量数(modified stoichiometry)的相变材料元件的一存储装置，其未展示在现有存储装置的设定状态电阻的漂移，美国专利申请号12/484，955在此并入以供參考就像在此完全地提出一祥，此外，在美国专利申请号12/484,955中描述ー种用于制造该存储装置的方法包括首先制造包括带有具有主体化学计量数(bulk stoichiometry) 的相变材料本体的相变存储单元阵列的集成电路；以及然后施加形成电流至该阵列中的该相变存储单元以改变在该相变材料本体的作用区域的该主体化学计量数至该经修改化学计量数，该经修改化学计量数不同于该主体化学计量数，且在该作用区域之外不扰乱该主体化学计量数。该主体化学计量数其特征是在于在热力条件下在该作用区域之外稳定， 虽然该经修改化学计量数其特征是在于在热力条件下在该作用区域之内稳定，经由在该存储元件中建立该主体与该经修改化学计量数，使该存储単元的该设定状态电阻稳定于该单元的寿命期间，其能够延长至百万次设定/复位循环与更多。作为存储元件的相变材料本体采用稳定的微结构，在该微结构中该化学计量数为非均勻的，在作用区域内具有原子浓度剖面，其不同于在相变材料本体作用区域之外发现的原子浓度剖面，在相变材料本体的化学计量数中的过渡并不唐突，但反而发生在跨越沿着作用区域边界的过渡区，过渡区特性将根据存储单元结构、所施加的形成电流型态，以及其它因素而变动，在此所使用的用语 “化学计量数”是指在相变材料中介于两个或者更多物质之间的体积可测量的，例如，使用X 射线能量散射光谱(EDX)，或者类似技木，的原子浓度的定量关系。除以上所讨论的问题外，相变存储器的写入带宽是能够限制其能够用在集成电路中的存储任务功能型态的ー个特性，这种存储器的写入带宽是经由设定操作速度而不是复位所限制，这是因为设定时间是5到10倍的大于复位时间，然而，设定电流振幅是复位的 50% 70%。通常，系统单芯片(SOC)技术是ー电子系统的多重子系统在单一集成电路中的整合，其可能会涵盖数字、模拟、混合信号以及射频功能。各种可整合単一集成电路中的子系统类型包括微处理器与微控制器核心、数字信号处理器(DSPs)、可配置逻辑单元、存储区块、定时源、外部接ロ、与电カ管理电路、等等，ー个SOC不但是由以上所描述的硬件，而且还由控制子系统的软件两者所組成，用语“系统单芯片”可用于描述复杂特殊应用集成电路 (ASIC)，其中先前经由结合多重集成电路在一电路板上所达成的许多功能现在由一个单ー 集成电路提供，这种整合的程度大大地減少系统的大小与电カ消耗，同时通常也减少制造成本。为了满足SOC的各种功能存储器执行需求，用在不同任务功能目的的不同型态存储电路典型地是嵌入在存储应用如随机存取存储器(RAM)、闪存、与只读存储器(ROM)的集成电路中的各种位置，然而，用在SOC中的各种存储应用的不同型态存储装置的整合可能是困难的并导致高度复杂的设计与エ艺。据此，提供具有在装置寿命期间的更稳定操作的存储单元结构，并提供更高速操作是令人向往的。提供满足不同的存储器执行需求如SOC的各种功能的那些需求，同时也满足设计整合的问题的在単一集成电路上存储器也是令人向往的。提供制造如此装置的方法也是令人向往的。提供能够被调试用于许多任务功能中的存储技术也是令人向往的。
发明内容
在此所描述的ー集成电路包含在一村底上的多个存储単元，至少部分存储单元已经受改变阵列単元设定速度的一预应カ操作所约束。由于该预应カ程序，该存储単元经调试以操作比使用不受该预应カ程序所约束的単元所能够完成的更快的写入循环。在此所描述的ー制造一集成电路的方法包含提供电极，以及接触该电极的表面的存储元件，实行ー预应カ程序，包括施加一形成脉冲，因此单元具有较快操作速度。在此所描述的ー集成电路包含在一村底上的多个存储単元，ー控制器经调试以施加偏压操作至建立预应カ条件的目标存储単元，以及以取决于所施加的该预应力条件的写入速度来操作该装置上的这些存储单元，因此至少若干的存储单元能够受变动阵列中単元的设定速度的一预应カ程序所约束，由于预应力程序，该存储单元经调试以操作，例如，比使用不受该预应カ程序所约束的単元所能够完成的更快的写入循环。在此所描述的ー集成电路包含在一村底上的多个存储単元，这些存储单元包含一第一组存储単元其包含一可编程阻抗存储材料，以及ー第二组存储単元其包含该可编程阻抗存储材料，其中该第一与第二组存储単元的其中至少之一已经受变动阵列中単元的设定速度的一预应カ程序所约束，因此该第一组的特性不同于该第二组的，由于该预应カ程序， 该第一与第二组存储単元具有不同性质如此以至于该第一与第二组存储単元具有不同操作存储特性。在此所描述的包含作为SOC或者其它集成电路装置的部分并具有不同性质的存储材料的存储单元组导致提供不同操作特性如切換速度、循环耐久度、与在相同芯片上的数据保持性的存储单元組，该存储单元组能够满足不同的存储器执行需求如在単一集成电路上的SOC的各种任务功能的那些需求。本发明的其它方面与优点能够基于对附图、详细描述与权利要求的叙述而了解， 其如下文所述。
图1为展示现有相变存储単元中存储状态的电阻分布的图。图2为展示现有相变存储単元的基本结构。图3为说明带有具有一经预应力操作所调试以増加设定速度的相变材料本体的存储单元结构。图4为说明在此所描述エ艺的简化流程图。图5-图13为说明用于形成使用在图4所描述的エ艺的电流的替代脉冲形状。图14为说明使用在于此所描述的作用区域中带有介电网格的相变材料的桥式型态存储単元结构。图15为说明使用在于此所描述的作用区域中带有介电网格的相变材料的“在通孔中作用”型态存储単元结构。
图16为说明使用在于此所描述的作用区域中带有介电网格的相变材料的孔隙型 态存储单元结构。图17是为包括在此所描述的相变存储单元的存储阵列的简化电路示意图。图18是为包括在此所描述的相变存储单元的集成电路存储装置的简化区块示意 图。图19为展示三个预应力操作结果的实验结果的标绘图，展示三个预应力操作在 位计数对应不同刻度数时的设定电阻。图20为能够被施加至集成电路上的存储单元预应力选择组的偏压操作的流程 图。图21是为说明能够使用图20的程序被建立的不同预应力条件带的简化示意图。图22是为说明用于单一或者多重阵列集成电路的四个预应力条件带的简化示意 图。主要元件符号说明100:低电阻设定状态101 :读取边际102:高电阻复位状态103:门限电阻值民最闻电阻R2 :最低电阻RsA:门限电阻值111 :第一电极112 :介电材料113:存储元件114:第二电极115:作用区域200 :存储单元210:作用区域216 :存储元件220:第一电极222:接触表面230:介电材料240:第二电极300:第一电极形成310:相变材料沉积320:第二电极形成330 :BE0L 艺340 :施加电性预加应力操作以配置设定特性400:单一方形脉冲401:相分离门限402 :方形脉冲403 :方形脉冲404 :方形脉冲405 :方形脉冲406 :方形脉冲407 :单一脉冲408 :尾部409 :脉冲410 :脉冲411 :单一脉冲412 :尾部413 :脉冲414 :脉冲415 :脉冲416 :脉冲417 :单一脉冲418 :尾部500 :第二存储单元510:作用区域515 :介电间隙物质516 :存储兀件
517宽度520第一电极
540第二电极
600第三存储单元610作用区域
613剰余物质616存储元件
617宽度620第一电极
622顶部624底部
640第二电极
700第四存储单元710作用区域
716存储元件720第一电极
740第二电极
810集成电路812存储阵列
814字线译码器816多条字线
818位线译码器820多条位线
822总线826总线
824感应电路(感应放大器)与数据输入结构
828数据输入线830其它电路
832数据输出线834控制器
835配置登录器836偏压配置供应电压电流源
930存储单元932存储单元
934存储单元936存储单元
940存储元件942存储元件
944存储元件946存储元件
954源极线955源极线终端电路
956字线958字线
960位线962位线
980路径
2001:192微秒预应カ的绘图
2002:27微秒预应カ的绘图
2003:6微秒预应カ的绘图
2009初始状态
2010选择目标单元
2011施加设定脉冲
2012施加复位脉冲
2013使用目标设定脉冲宽度进行设定
2014 通过？
2015太多重试？
2016失败
2017选择性地，改变预设定脉冲定时、波形、电流
2018所有目标单元？
2019:设定配置登录器2020 就绪状态2030 长效保持性相变存储阵列2030A:高速相变存储阵列2030B 长效保持性相变存储阵列2040A:应カ条件3 2040B 应カ条件42040C:应カ条件2 2040D:应カ条件具体实施例方式新存储器技术的实施例详细描述以图1-图22提供。在相变存储器中，数据是经由造成介于非晶与结晶相之间的相变材料在作用区域中的过渡而存储，其具有显著不同的阻抗，图1为在存储单一位(bit)数据的存储单元中的存储状态的电阻分布图，包括对应单元的作用区域中的初始结晶相的低电阻设定(经编程)状态100，以及对应单元的作用区域中的初始非晶相的高电阻复位(擦除)状态102， 对于可靠的操作，电阻分布必须具有非重叠的电阻范围。设定状态100的最高电阻队以及复位状态102的最低电阻も间差异定义出用于将在设定状态100的単元区別于在复位状态102的读取边际101，存储在存储单元的数据能够经由測量存储单元的电阻是否高于或者低于读取边际101内的门限电阻值RSA103，在多重位每单元(bit-per-cell)实施例，在位之间有多于两个带有读取边际的电阻状态。为了可靠地区别复位状态102与设定状态100，維持一个相对大的读取边际101是重要的，単元的感应电路是设计来在所定义的读取边际内操作，以及更狭窄边际需要更复杂电路并会导致较慢读取过程，此外，设定与复位脉冲是以在设定与复位状态内的电阻分布为基础所设计，设定状态的较宽电阻分布例如导致时间量，或者造成过渡至非晶相所需要的能量(Power)的变动，以及反之亦然。图2为说明具有延伸穿过介电材料112的第一电极111的现有“磨菇型态”存储単元，存储元件113包含相变材料本体，以及在存储元件113上的第二电极114，第一电极 111是耦接至存取装置(未示于图中)如ニ极管或者晶体管的终端，而第二电极114耦接至位线并能够成为位线(未示于图中)的一部分，第一电极111具有小于第二电极114宽度的宽度以及存储元件113，建立介于相变材料本体与第一电极111之间的ー小接触面积以及介于相变材料本体与第二电极114之间的ー相对较大接触面积，如此以至于以少量的绝对电流值通过存储元件113而达成较高电流密度，因为在第一电极111处的这个较小接触面积，在邻近第一电极111的区域的操作的电流密度是最大的，导致作用区域115具有“磨菇型态”形状如图所示，在所说明的存储单元，相变材料本体的主体化学计量数在作用区域 115之内与之外是均勻的。图3为说明包括延伸穿过介电材料230以接触存储元件216的底部表面的第一电极220的存储单元200，以及在存储元件216上的第二电极对0，存储元件216由相变材料本体所組成，在存储元件216中的相变材料本体在作用区域210之外具有主体化学计量数以及对若干实施例，在作用区域内的经修改化学计量数，其经修改化学计量数不同于主体化学计量数，在此所描述的电性预应カ操作造成设定速度的变换。
第一与第二电极220与240可包含，例如，氮化钛(TiN)或者氮化钽(TaN)，替代地，第一与第二电极220与MO各自可为钨(W)、氮化钨(WN)、氮化铝钛(TiAlN)或者氮化铝钽(TaAlN)，或者包含，进ー步例如，选自由掺杂硅(Si)、硅(Si)、碳(C)、锗(Ge)、铬(Cr)、 钛(Ti)、钨(W)、锰(Mo)、铝(Al)、钽(Ta)、铜(Cu)、钼(Pt)、铱(Ir)、镧(La)、镍(Ni)、氮 (N)、氧(0)与钌(Ru)及其組合所組成群组之ー或者更多元素。在所说明实施例中介电材料230包含氮化硅(SiN)，替代地，可使用其它介电材料，如氧化硅。在这个范例中的存储元件216的相变材料包含掺杂10到20原子百分比(以％表示)氧化硅的GeぶbyTez材料，其中对于主体化学计量数χ = 2、y = 2以及ζ = 5，对于在作用区域内的经修改化学计量数χ = 2、y = 4以及ζ = 4，在一个显著位的舍去误差范围内， 对此范例単元。其它硫属化物以及相变合金材料也可以被使用，如由附图所能了解的，介于第一电极220与相变材料本体间的接触表面222具有一个小于存储元件216与顶部电极240宽度的宽度(其在若干实施例是直径)，因此，电流是集中在存储元件216邻近第一电极220 的部分，导致如图所示的作用区域210，其中相变动能在操作期间受到局限，存储元件216 也包括在作用区域210之外的非作用区域，使用这材料，非作用区域仍然处在带有小颗粒大小的多晶硅状态。作用区域210包含在富含介电材料网格(未示于图中)中的相变材料领域，由氧化硅掺杂分隔的相变合金所造成，如在名为“Dielectric Mesh Isolated Phase Change Structure for Phase Change Memory”的美国专利申请，申请号12Λ86，874，參考前述，中所详细描述。图4说明制造如图3所示的存储单元的エ艺的流程示意图。在步骤300形成具有接触表面222的第一电极220，其延伸穿过介电材料230，在所说明实施例第一电极220包含氮化钛(TiN)且介电材料230包含氮化硅(SiN)，在若干实施例第一电极220的接触表面222具有亚光刻宽度或者直径。第一电极220延伸穿过介电材料230至位于下方的存取电路(未示于图中)，下方的存取电路可以经由本领域熟知的标准エ艺来形成，以及存取电路元件的配置取决于在其中所实施在此所描述的存储单元的阵列配置，通常，存取电路可包括存取装置如场效应晶体管(FET)或者双极晶体管与ニ极管、字线与源极线、导电插塞(conductive plugs)以及在半导体衬底中的掺杂区域。第一电极220与介电材料230可以，例如，使用方法、材料、以及公开在于2007 年6月18日提申的美国专利申请号11/764,678，现已于2008年8月14日公开的公开号 US2008-0191187,^^"Method for Manufacturing a Phase Change Memory Device with Pillar Bottom Electrode”，其在此并入以供參考，中的エ艺来形成，例如，电极材料层可以形成在存取电路(未示于图中)的顶部表面，其接续在使用标准光刻技术以图案化在电极层上的光刻胶层以便于形成覆盖于第一电极220的位置的掩膜之后，接着，使用，例如， 氧气等离子体来修整掩膜以形成覆盖于第一电极220的位置并具有亚光刻尺寸的掩膜结构，然后，使用经修整电极材料层，借此，形成具有亚光刻直径的第一电极220，接着形成并平坦化介电材料230。
在步骤310，在第一电极220与介电材料230上沉积具有主体化学计量数(举例 具有10到20%氧化硅的掺杂Ge^b2Te5)的相变材料本体，Ge2Sb2Te5与氧化硅的沉积可经由在氩气环境中以例如，10瓦直流(DC)电カ的GST靶以及以10到115瓦的射频电カ的ニ 氧化硅(SiO2)靶的双靶共溅射来完成，可以使用其它エ艺如果其适合特定相变材料与存储单元。一选择性退火(未示于图中)可被执行以结晶相变材料，在说明的实施例中在 300°C的氮气环境中实行100秒的热退火步骤，替代地，因为随后经执行以完成装置的后段 (back-end-of-line)エ艺可包括高温度循环及/或取决于用于完成装置的制造技术的热退火步骤，在若干实施例中退火可经由接续エ艺所完成，以及没有分离的退火步骤被添加至生产线。接着，在步骤320形成第二电极M0，导致图4所说明的结构，在所说明的实施例中第二电极240包含氮化钛(TiN)。接着，在步骤330执行后段(BEOL)エ艺以完成芯片的半导体エ艺步骤，BEOLエ艺可以是本领域熟知的标准エ艺，以及所执行的エ艺取决于在其中所实施的存储单元的芯片配置，通常，由BEOLエ艺所形成的结构可包括接触、层间介电材料与在芯片上作为互连其包括将存储单元耦接至周边电路的各种金属层，这些BEOLエ艺可包括在升高温度的介电材料的沉积，如在400°C沉积氮化硅(SiN)或者在500°C或者更高的高密度等离子体HDP氧气沉积，由于这些エ艺，如图18所示的控制电路与偏压电路被形成在装置上，包括在若干实施例中用于施加如下所述电性预应カ操作的电路。接着，在步骤340，施加电性预应カ操作至阵列中的目标存储単元，电性预应カ操作会包括使用芯片型(on-chip)控制电路与偏压电路来形成所施加的脉冲，因此，控制电路与偏压电路可被实施以执行电性预应カ操作，在另ー替代，电性预应カ操作可使用产在线在制造期间连接至芯片的设备，如测试设备，被实施以设定电压强度与脉冲高度。图5-图13说明多种可被施加在各种实施例的用于预应力操作的脉冲形状。在图5，相对长延时与迅速升降沿的単一方形脉冲400被施加，带有在相变材料的相分离(phase segregation)门限401之上的峰值振幅以造成在高温相中足够用于改变存储单元操作特性的累积延吋，代表性的相分离门限约可为100微安(microAmps)，虽然该标准取决于单元结构，包括底部电极接触面积、与脉冲延吋，代表性脉冲宽度可在约0. 5毫秒 (millisecond)至超过200毫秒的范围，取决于所使用材料、存储单元的配置、在阵列中存储单元的数量、以设定/复位循环计数的単元特定寿命、与其它因素，所利用的振幅与脉冲宽度可以被经验地确定，在一给定实施例，以及提供足够的能量(Power)以造成相变材料与掺杂的分离。图6展示可以被施加作为造成在高温相中足够用于在作用区域中的经修改化学计量数的形成的累积延时的方形脉冲402、403序列的形成电流。图7展示可以被施加作为具有梯级下降強度的方形脉冲404、405、406序列的形成电流，其造成在高温相中足够用于设定速度调整的累积延吋，梯级下降強度可防止结构中界面层与局部化异常(anomalies)的形成。图8展示可以被施加作为带有迅速上升沿与坡道形状拖拽沿或常数或近似常数坡度的尾部408的単一脉冲407的形成电流，其造成在高温相中足够用于设定速度调整的累积延吋，形成脉冲的尾部408可让原子在没有突然停止(淬火)的情况下更温和地移动，故避免在作用区域中界面层的形成，对于具有在比淬火遮断(cutoff)更短间隔内坡降至零的快速拖拽沿，该快速拖拽沿可被认为是导致非晶相材料在作用区域内固化的“淬火 (quench) ”，以Ge2Sb2I^5为基础相变材料的淬火遮断约为10纳秒(nanosecond)，以及不同相变材料将会不同，在图9所示的实施例，拖拽沿在显著大于淬火遮断，举例比两倍淬火遮断更多，且可为5至10倍长，或者更长，的时间间隔中坡降。图9展示可以被施加作为具有常数或近似常数坡度的相对长尾部的坡度拖拽沿的脉冲409、410序列的形成电流，其造成在高温相中足够用于设定速度调整的累积延吋， 对于具有足够在第一延时中造成作用区域内温度超过相变材料的相分离门限的峰值电流的脉冲，在该坡度拖拽沿之中的电流强度在显著大于淬火遮断的时间间隔期间中降低，在这个范例可以减少在相变材料本体内的界面形成。图10展示可以被施加作为带有迅速上升沿与坡道形状、或坡度、拖拽沿或从相对高负坡度移动至遍及拖拽沿长度接近零的坡度的变坡度尾部412的単一脉冲411的形成电流，其造成在高温相中足够用于设定速度调整的累积延吋，对于具有足够在第一延时中造成作用区域内温度超过相变材料的相分离门限的峰值电流的脉冲，在该坡度拖拽沿之中的电流强度在大于淬火遮断的时间间隔期间中降低，在这个范例可以减少在相变材料本体内的界面形成。图11展示可以被施加作为具有变坡度相对长尾部的坡道拖拽沿的脉冲413、414 序列的形成电流，其造成在高温相中足够用于设定速度调整的累积延吋，序列中的每ー脉冲，或只有序列中的最后脉冲其特征在于具有足够在第一延时中造成作用区域内温度超过相变材料的相分离门限的峰值电流的脉冲，与在该坡度拖拽沿之中的电流强度在显著大于淬火遮断的时间间隔期间中降低。图12展示可以被施加作为带有振幅梯级下降、与具有常数或近似常数坡度的相对长尾部的坡度拖拽沿的ー脉冲415、416序列的形成电流，其造成在高温相中足够用于设定速度调整的累积延吋，序列中的每ー脉冲，或只有序列中的最后脉冲其特征在于具有足够在第一延时中造成作用区域内温度超过相变材料的相分离门限的峰值电流的脉冲，与在该坡度拖拽沿之中的电流强度在显著大于淬火遮断的时间间隔期间中降低。图13展示可以被施加作为带有迅速上升沿与经由梯级下降拖拽沿或尾部418实施的坡度拖拽沿的単一脉冲417的形成电流，其造成在高温相中足够用于设定速度调整的累积延吋。图5-图13展示多种形成电流的脉冲形式，相分离门限可经由较高強度、较短延时脉冲或脉冲序列、或较短强度、较长延时脉冲或脉冲序列而超越，如果适合特定的实施。当然，能够施加其它脉冲格式与脉冲序列以达成造成设定速度调整的結果，经由施加较大应力电流或较长应力时间以对单元施加诱发出改变行为所必须的能量，初始表现可被改变至高速表现，可施加梯级脉冲、常数強度脉冲、脉冲串等等以诱发出必须的改变，所施加的实际脉冲形状与能量可以被经验地确定，与取决于相变材料、掺杂质、以及单元配置、向往的效果等等。图14-图16说明包含具有主体化学计量数的相变材料本体与带有经修改化学计量数的作用区域的存储单元，前述关于图2与图4的元件的材料可以在图14-图16的存储单元实施，以及故这些材料的详细描述将不再重复。图14说明具有主体化学计量数并用于形成桥式型态存储元件516的相变材料本体以及具有如前所述经修改化学计量数的作用区域510的第二存储单元500的剖面视图。存储单元500包括介电间隙物质515其分隔第一与第二电极520、M0，存储元件 516延伸跨越介电间隙物质515以接触第一与第二电极520、M0，借此定义出介于第一与第 ニ电极520、540之间的电极间电流路径，其具有经由介电间隙物质515的宽度517所定义的路径长度，操作吋，如电流经过第一与第二电极520、540之间并通过存储元件516，作用区域510比存储元件516的剰余物质更快加热。图15说明具有主体化学计量数并用于形成柱式型态存储元件616的相变材料本体以及具有如前所述经修改化学计量数的作用区域610的第三存储单元600的剖面视图。存储单元600包括分别在顶部与底部622、6M接触第一与第二电极620、640的柱式存储元件616，存储元件616具有在这个范例实际上，与第一和第二电极620、640的宽度相同的宽度617以定义出受介电材料(未示于图中)所围绕的多重柱，如在此所使用，用语 “实际上”意指容纳制造公差，操作吋，如电流经过第一与第二电极620、640之间并通过存储元件616，作用区域610比存储元件的剰余物质613更快加热。图16说明具有主体化学计量数并用于形成孔隙型态存储元件716的相变材料本体以及具有如前所述经修改化学计量数的作用区域710的第四存储单元700的剖面视图。存储单元700包括分别在顶部与底部接触第一与第二电极720、740并受介电材料 (未示于图中)所围绕的孔隙型态存储元件716，存储元件具有比第一与第二电极的宽度更小的宽度，以及操作时如电流经过第一与第二电极之间并通过存储元件作用区域比存储元件的剰余物质更快加热。如同即将被了解的，本发明并非受限于在此所描述的存储单元结构且通常包括存储单元其包括具有主体化学计量数的相变材料本体以及具有经由用于设定速度调整的形成电流所修改的作用区域。图17说明具有预应カ存储元件940、942、944、946的四个存储单元930、932、934、 936，其代表一个阵列的ー个小区。存储单元930、932、934、936的每个存取晶体管的源极共同连接到终止于源极线终端电路955，如接地终端的源极线954，在另ー实施例存取装置的源极线并不在邻近单元之间共享，但是独立地可控制的，源极线终端电路955可包括偏压电路如电压源与电流源， 以及用于施加偏压配置的译码电路，除了接地，至源极线954，在若干实施例。多条字线包括字线956、958为平行的沿着第一方向延伸，字线956、958是与字线译码器814电性连通，存储单元930与934的存取晶体管的栅极是连接至字线956，且存储単元932与936的存取晶体管的栅极是连接至字线958。多条字线包括位线960、962为平行的沿着第二方向延伸并与位线译码器818电性连通，在所说明的实施例每个存储元件是排列在所对应存取装置的漏极与所对应位线之间，替代地，存储元件可在所对应存取装置的源极侧，控制电路与偏压电路(參见图18)是耦接至阵列，且提供如前所述用于施加用于设定速度调整的形成电流至存储元件。图18是包括存储阵列812的集成电路810的简化区块示意图，存储阵列812为使用具有包含如在此所述的带有富含介电材料网格、经修改化学计量数的相变领域的作用区域的存储单元而实施，具有读取、设定与复位模式的字线译码器814为耦接至且与沿着存储阵列812的列(row)排列的多条字线816电性连通，位线(栏)译码器818与沿着存储阵列812的栏(column)排列的多条字线820电性连通以读取、设定与复位在阵列812 中的相变存储単元(未示于图中)，地址是由总线822供应至字线译码器与驱动器814与位线译码器818，区块824的感应电路(感应放大器)与数据输入结构，包括用于读取、设定与复位模式的电压及/或电流源是通过数据总线拟6而耦接至位线译码器818，数据通过数据输入线拟8从集成电路810上的输入/输出端ロ，或从集成电路810内部或外部的其它数据源，供应至区块824中的数据输入结构。集成电路810中可包含其它电路830， 如通用目的处理器或特殊目的应用电路，或者提供受到阵列812支持的单芯片系统功能性 (system-on-a-chip functionality)的模块组合。数据通过数据输出线832从区块拟4中的感应放大器供应至集成电路810上的输入/输出端ロ，或至集成电路810内部或外部的其它数据目的地。在这个范例中实施的控制器834，使用偏压配置状态机，控制应用于包括读取、编程、擦除、对字线与位线的擦除验证与编程验证电压及/或电流的偏压配置的偏压电路电压与电流源836，额外地，用于施加形成电流的偏压配置是依如前所述而实施，在所说明的实施例中，在集成电路上提供ー个配置登录器，配置登录器835拥有指出在控制器834控制下的阵列812中的存储单元组的预应カ条件的控制数据，配置登录器835可使用本领域中， 或在制造期间，典型的登录器写入操作而设定，以定义受预应カ条件所约束的阵列中単元組，以及可使用在读取与写入操作期间，典型的登录器写入操作而设定，以为对应的存储单元组选择适当操作模式与速度，此外，配置登录器835可存储指出预应カ操作状态的标识， 包括预备状态而处于其中的对应存储单元组可使用于任务功能存储操作。控制器834可使用本领域熟知的特殊目的逻辑电路而实施，在替代实施例中，控制器834包含通用目的处理器，其可以在相同集成电路上实施以执行用于控制装置的操作的计算机程序，又在其它实施例中，特殊目的逻辑电路与通用目的处理器的組合可利用于控制器834的实施。区块836中的形成脉冲与偏压电路电压与电流源可使用具有电压分配器与充电泵浦的电カ供应输入、电流源电路、脉冲电路、定时电路与如本领域的标准电压与电流开关而实施。区块836中具有偏压电路电压与电流源的控制器834提供用于施加形成电流至预应カ目标存储单元以建立装置的设定速度与其它操作特性的手段。操作时，阵列812中的每个存储单元依赖对应的存储单元电阻而存储数据，数据值可经由例如，比较所选择的存储单元的位在线电流的于感应电路(区块824)的感应放大器的适合參考电流，而确定，參考电流可如此建立以至于ー个预先确定的电流范围对应于逻辑“0”，以及ー不同电流范围对应于逻辑“1”。对阵列812的存储单元的读取或写入，因此，可经由施加适合电压至多条字线其中一条以及耦接多条位线其中一条至电压源而如此达成以至于电流流动通过所选择的存储单元，在图17中展示经由对位线960、字线956、与源极线％4施加足够开启存储单元930 的存取晶体管与诱发在路径980中的电流以从位线960流动至源极线954，或反之亦然，的电压而建立通过所选择的存储单元(在这个范例中存储单元930与对应存储元件940)的
14一条电流路径980的范例，所施加电压的电平与延时是取决于所执行的操作，举例，读取操作或写入操作。在存储单元的复位(或擦除)操作中，字线译码器814促进提供具有适合电压脉冲的字线以开启存储単元中的存取晶体管，位线译码器818促进供应电压脉冲至适合振幅与延时的位线以诱发电流流动通过存储元件，电流提升存储单元作用区域内的温度高于相变材料的过渡温度且也高于熔化温度以将作用区域内的相变材料置于液态，然后终止电流，例如经由终止在位线与字线的电压脉冲，导致一个相对快速的淬火时间当作用区域冷却至在作用区域的相变领域的高电阻普通非晶相以在存储单元内建立高电阻复位状态，复位操作也能够包含多于ー个以上的脉冲，例如使用ー对脉冲。在所选择的存储单元的设定(或编程)操作中，字线译码器814促进提供具有适合电压脉冲的字线以开启存储単元中的存取晶体管，位线译码器818促进供应电压脉冲至适合振幅与延时的位线以诱发电流流动通过存储元件，电流脉冲足够提升作用区域内的温度高于过渡温度且造成作用区域的相变领域从高电阻普通非晶条件过渡进入低电阻普通结晶条件，这个过渡降低所有存储元件的电阻并设定存储单元至低电阻状态。在存储于存储单元的数据值的读取(或感应)操作中，字线译码器814促进提供具有适合电压脉冲的字线以开启存储単元中的存取晶体管，位线译码器818促进供应电压至适合振幅与延时的位线以诱发电流流动通过存储元件，其不会导致存储元件经历在阻抗状态(resistive state)中的改变，在位在线且通过存储単元的电流是取决于存储单元的阻抗以及，因此关联于数据状态，故存储单元的数据状态可经由侦测存储単元的电阻是否对应于高电阻状态或低电阻状态而确定，例如，经由比较对应位在线的电流的于感应电路的感应放大器的适合參考电流(区块824)。在形成脉冲或预应カ模式中，在控制器834中的控制电路与在区块836中的偏压电路被使能以执行通过相变存储单元阵列的循环，并施加形成电流以诱发设定速度修改的程序，控制电路能够经由使用在晶粒分离进入个体芯片后在测试在线由制造设备的接触探针所提供的控制信号而在代表系统中被使能，控制电路与偏压电路能够经由使用在晶粒封装后，使用在形成模式其相似于芯片测试模式中操作的输入垫，的制造设备而在其它系统中被使能，此外，设备能够经如此配置以在同时施加形成电流至多重単元以至于能减少表现在图4的流程的形成程序的总处理时间因此改进产量。在此所描述的实施例中所使用的相变材料是由氧化硅与(^2S2T5所組成，也可以使用其它相变合金包括硫属化物，硫属包括，形成周期表VIA族的一部分的，氧(0)、硫(S)、硅 (S)与锑(Se)四元素中的任一，硫属化物包含带有更多阳性元素或者基的硫属的化合物， 硫属化物合金包含带有其它材料如过渡材料的硫属化物的組合，硫属化物合金通常含有一或者更多来自元素周期表IVA族的元素，如锗(Ge)与锡(Sn)，往往，硫属化物合金包括一或者更多的锑(Sb)、镓(( )、铜(In)与银(Ag)的組合，许多相变基存储材料已经在技术文献中描述，包括Ga/Sb、In/Sb, In/Se, Sb/Te、Ge/Te, Ge/Sb/Te、In/Sb/Te, Ga/Se/Te, Sn/Sb/ Te, In/Sb/Ge,Ag/In/Sb/Te,Ge/Sn/Sb/Te,Ge/Sb/Se/Te 与！"e/Ge/Sb/S 的合金，在 Ge/Sb/te 合金的家族，大范围的合金合成物是可行的，此合成物的特征在于TeaGebSb1(lMa+b)，某研究者已经描述最有用的合金如具有在沉积材料中Te的平均浓度良好地低于70%，典型地低于约60%以及通常在介于从低到如约23%升到约58%范围之间的Te且最佳地约48%到58%的Te，Ge的浓度大于约5%以及平均在材料中介于从低约8%到约30%范围之间，剩余的通常低于50%，最优地，Ge的浓度介于从约8%到约40%范围之间，在此合成物中的剩余主要組成元素为Sb，这些百分比是合计100%的組成元素原子的原子百分比(Ovshinsky 美国专利第5，687，112号第10-11栏)，由另ー研究者所评估的特定合金包括Ge2Sb2Te5, GeSboTe7l 与 GeSbJe7 (Noboru famada, "Potential of be-Sb-Te Phase-Change Optical Disks for High-Data-Rate Recording”，SPIE v. 3109，第 28-37 页(1997))，更通常地，过渡金属例如铬(Cr)、铁(Fe),Il (Ni)、铌(Nb)、铅(Pd)、钼(Pt)与其混合物或者合金可与 Ge/Sb/Te组合以形成具有可编程阻抗特质的相变合金，在Ovshinsky‘ 112第10_13栏中提供了有用的存储材料的具体范例，在此并入以供參考。在若干实施例中是将硫属化物与其它相变材料掺杂入杂质以使用掺杂后的硫属化物来修改导电性、过渡温度、熔化温度、与存储元件的其它特质，使用作为掺杂硫属化物的代表性杂质包括氮、硅、氧、氧化硅、氮化硅、 铜、银、金、铝、氧化铝、钽、氧化钽、氮化钽、钛与氧化钛，參见，举例美国专利第6，800，504 号与美国专利申请公开本第U. S. 2005/0029502号。代表性硫属化物材料会有主体化学计量数其特征在于如下GexSbyTez，其中 χ y ζ = 2 2 5，其它合成物可以使用χ :0 5、y :0 5、ζ :0 10，也可以使用带有如N-、Si-、Ti-或其它掺杂的元素，的GeSbTe，这些材料能在ImTorr IOOmTorr的压力下经由以Ar、N2及/或He等等的反应气体与硫属化物的PVD溅射或者磁控溅射而形成， 沉积通常是在室温下进行，具有1 5深宽比的准直仪(collimator)可以用来改进填充表现，为了改进填充表现，也可以使用数十伏特至数千伏特的直流(DC)偏压，此外，可以同时使用DC偏压与准直仪的组合，有时需要在真空或者在N2环境中的沉积后退火处理以改进硫属化物材料的结晶状态，退火温度典型地介于从100°C至400°C范围之间并带有少于30 分钟的退火时间。硫属化物材料的厚度取决于单元结构的设计，通常，带有高于8nm厚度的硫属化物材料会如此具有相变材料特性以至材料呈现至少两个稳定的电阻状态，虽然较薄的层适合用在若干实施例中。对于使用GST或相似硫属化物而实施的存储单元，适合用于在所说明的实施例中实施电极的材料包括氮化钛(TiN)、氮化钽(TaN)、钨(W)与掺杂硅(Si)，替代地，电极是氮化铝钛(TiAlN)或者氮化铝钽(TaAlN)，或者包含，进ー步例如，选自由钛(Ti)、钨(W)、锰 (Mo)、铝(Al)、钽(Ta)、铜(Cu)、钼(Pt)、铱(Ir)、镧(La)、镍(Ni)、与钌(Ru)与其組合所组成群组之ー或者更多元素。在単元操作之前的电流应カ效果已针对使用经掺杂Ge2Sb2Te5(经掺杂GST)材料的相变存储器(PCM)阵列经过评估，以及已经过展示以提供改进写入表现的方法，在应カ 加压后经掺杂的GST展示出更快的设定速度，其有益于增加写入带宽，应カ加压后单元的物理分析建议较快速度来自GST分离与掺杂质，分离并不永恒出现且可经由再产生复位脉冲而移除，其在电流振幅之中为较大，在此描述的单元写入策略达成较好的保持性以及高 ちノ、帝宽。为了改进带宽，我们评估对经掺杂的GST材料施加不同电流应力加压后的设定表现，使用在测试中的存储单元具有图3展示的结构，在长/大的电流应力加压后PCM单元展示出设定速度的显著改迸，使用如图3所展示的经配置的存储单元，经由施加具有三个形状的梯级下降脉冲形式的预应カ电流来实施测试，在第一个测试，施加具有6微秒 (microseconds)总延时的六阶下降脉冲，以及在第二个测试，施加具有27微秒总延时的六阶下降脉冲，以及在第三个测试，施加具有192微秒总延时的六阶下降脉冲。这三个测试的结果展示在图19中，其中轨迹2001展示出192微秒预应カ在位计数(bit counts)对应不同刻度数时的设定电阻的绘图，轨迹2002展示出27微秒预应カ的绘图以及轨迹2003展示出6微秒预应カ的绘图，随着较长电流应カ时间与较大应カ加压电流，単元达成较低设定电阻，然后经电流应力加压的单元经由设定速度测试与复位过渡门限电压Vt测量而被研究，对于接收16阶/192us电流应力加压的单元，结晶时间减少至 200-300ns，这可以与相同结构的原生単元其在正常设定操作后需要约1微秒来结晶的设定时间相比，同吋，在16阶/192us应カ加压后的单元给出最低Vt约 1. 5V，这是因为在不同电流应力加压后所有单元以相同复位电流进行复位，一给定复位电流产生较小体积的分离GST，当単元在设定状态具有较低动态电阻。使用扫描透射式电子显微镜(STEM)与电子能量损失谱(EELS)分析在电流应力加压后单元，结果展示出在电流应力加压后掺杂后GST具有分离的GST与掺杂质材料，分离后，以此证实结晶时间是经由分离后GST的表现所主导，其具有比未分离者，掺杂GST，更短的结晶时间，且故更好的写入带宽。据观察因此相变存储器的设定速度在是在大范围以エ艺，包括存储单元结构、挑选用在存储单元内的相变材料，所确定，結果，用于经制造相变存储装置的初始条件的设定速度可能比需要用在高速任务功能的存储器更慢。预应カ程序可被施加以改变装置中目标存储単元的设定速度，如前所述，据观察使用预应カ操作，设定操作速度可从ー个微秒的等级减少到少于300纳秒，或者更快。对于需要好的保持性(就像闪存常用的)的存储任务功能，则电性应カ不需要施加，对于存储功能需要高速，就像动态随机存取存储器(RAM)常用的，以及电性预应カ会被施加以建立高速写入操作。图20说明可以使用就像关于图18所描述的集成电路上控制器执行的预应カ操作，操作在初始状态O009)开始，接着，选择被所选择任务功能设为目标的单元组(2010)， 施加具有如其脉冲高度、脉冲宽度与其它脉冲形状特性所建立的所选择电力标准的预设定脉冲至目标单元(2011)，在预设定脉冲后，施加复位脉冲(2012)，接着，对目标単元或単元执行使用目标设定脉冲宽度的设定操作(2013)，这个设定脉冲宽度是经由读取配置登录器或其它根据为目标存储単元的设定所选择的操作速度所确定，在使用目标设定脉冲宽度执行设定操作之后，如此执行验证步骤，以至于经由读取单元的内容确定其是否成功地被设定，由于验证步骤，算法确定目标单元是否通过验证操作(2014)，如果目标単元没有通过， 则算法确定是否超过最大重试计数(2015)，如果超过重试计数，则程序失败(2016)，如果未超过最大重试计数，则程序继续在步骤2011施加接续预应力脉冲，选择性地，预设定脉冲定时，可以在返回步骤2011所执行重试操作前调整波形或者电流标准。如果在步骤2014，目标单元或单元是确定已通过，则算法确定装置上的所有目标单元是否已经成功地进行(2018)，如果有更多単元要处理，则程序返回步骤2010以选择额外的目标单元，如果所有単元已经成功地进行，则设定配置登录器以指出已经配置用于所选择存储单元目标设定的操作速度特性的目标单元(2019)，在成功地写入配置登录器后，存储单元的设定是准备就绪在任务功能中操作O020)。如图21所说明，初始状态存储阵列ぬ00其特征在于具有未受应カ条件其中的存储单元其特征在于长效保持特性，例如，图20的预应カ操作可施加至阵列的某一区段，这导致阵列中的两个操作区O030A与2030B)其可分别地在高速任务功能与长效保持任务功能中操作，这两个操作区可经由在阵列的地址空间中具有不同地址区块而被区別，这两个操作区可以是相同大小，或更典型地是不同大小，只要适合特定技术的实施。图22说明在単一集成电路上的阵列或多重阵列可使用算法如关于图20所描述的而受多重应カ条件约束的范例，因此，例如以及排除限制，在多个存储単元之中有四种应カ 条件区由图22中所示的区块所代表，区2040A可如此预加应カ以至于其操作在应カ条件3 之中；区2040B可如此预加应カ以至于其操作在应カ条件4之中；区2040C可如此预加应力以至于其操作在应カ条件2之中；以及区2040D可如此预加应カ以至于其操作在应カ条件1之中，替代地，区块包含各自的第一与第二组存储単元，其中第一组是排列在衬底上一第一位置处的第一阵列中；以及第ニ组存储单元是排列在衬底上一第二位置处的第二阵列中并且与该第一阵列分隔，相对于具有如此布置以至于在単一实体阵列中此两组包含不同地址空间。在ー范例中，区2040A的设定速度可经配置用于高速，例如小于50纳秒，与复位速度可小于50纳秒，与较短保持性，制作适合通常由DRAM所实施的若干应用阵列，区2040A 的操作窗可包括设定状态的涨欧姆(Ohm)最大电阻以及复位状态的50K欧姆最小电阻，例如，区2040B可经配置用于长效保持，与大于300纳秒的设定速度以及大于50纳秒的复位速度，制作适合非易失性存储器应用的阵列，区2040B的操作窗可包括设定状态的50K欧姆最大电阻以及复位状态的5M欧姆最小电阻，其它区(区2040C与2040D)可经配置用于其它操作特性，如此，可在単一装置上，以及甚至是在单ー阵列中实施高速与好的保持性。虽然本发明经由參照以上详述的优选实施例与范例而公开，据了解这些范例意在说明而非限制的意图，因此，本领域的普通技术人员可在不违背本发明精神的前提下对上述实施例进行修改及变化，但是都不会脱离如权利要求所欲要求保护的范围。
权利要求
1.ー种集成电路，其特征在干，包含在一村底上的多个存储単元包含一可编程阻抗存储材料；以及ー控制器经配置以施加偏压操作至这些存储单元中的目标存储単元，与其中对该目标存储单元的该偏压操作造成该目标存储单元具有所选择的操作特性，以及根据该所选择的操作特性以施加一写入程序至该目标存储单元。
2.根据权利要求1所述的集成电路，其特征在干，该偏压操作包括ー迭代预应カ操作其包括施加一预应カ电流脉冲至目标存储単元，在施加该预应力电流脉冲至ー特定存储单元后，确定该特定存储单元的设定速度是否达到一目标速度，与如果否，则施加另ー预应カ 电流脉冲至该特定存储单元。
3.根据权利要求1所述的集成电路，其特征在干，该偏压操作包括当执行该施加另ー 预应カ电流脉冲步骤吋，使用具有超过在一前次迭代中所使用脉冲长度与脉冲高度其中至少之ー的一改变值的一预应カ电流脉冲。
4.根据权利要求1所述的集成电路，其特征在干，这些存储单元包括排列在一阵列中的第一与第二组存储単元，该第一组存储単元在该阵列中的一第一位置处，该第二组存储単元在该阵列中的一第二位置处，以及其中该偏压电路是可控制的以施加不同偏压操作至该第一与第二组存储単元，与以施加不同写入程序至该第一与第二组存储単元。
5.根据权利要求1所述的集成电路，其特征在干，在该第一组存储単元中的该可编程阻抗存储材料包含具有一基础化学计量数的一所选择的介电掺杂硫属化物，以及在该第二组存储単元中的该可编程阻抗存储材料包含该所选择的介电掺杂硫属化物。
6.ー种包含在一村底上的多个存储単元的集成电路，其特征在干，这些存储单元包含包含一可编程阻抗存储材料的一第一组存储単元；包含经由ー电性预应カ操作修改的该可编程阻抗存储材料的一第二组存储単元，该第一与第二组存储単元具有不同设定速度；以及一偏压电路经调试以施加设定操作至多个存储単元中的目标存储単元，与其中对在该第二组中的目标存储単元的该设定操作包括具有比对在该第一组中的该目标存储单元的该设定操作更短延时的ー设定脉冲。
7.根据权利要求6所述的集成电路，其特征在干，所施加至该第二组存储単元的该设定操作包括施加ー较低能量设定脉冲，以及所施加至该第一组存储単元的该设定操作包括施加一较高能量设定脉冲。
8.根据权利要求6所述的集成电路，其特征在于，该第一与第二组存储单元是排列在 ー阵列中，该第一组存储単元在该阵列中的一第一位置处，该第二组存储単元在该阵列中的一第二位置处。
9.根据权利要求6所述的集成电路，其特征在干，这些存储单元还包含一第三组存储単元，该第三组存储单元经由一不同于施加至该第二组存储単元的该电性预应カ的电性预应カ所修改。
10.根据权利要求6所述的集成电路，其特征在干，该电性预应カ操作包括ー迭代预应力操作其包括施加一预应カ电流脉冲至该第二组存储単元中的存储单元，在施加该预应力电流脉冲至ー特定存储单元后，确定该特定存储单元的设定速度是否达到一目标速度，与如果否，则施加另ー预应カ电流脉冲至该特定存储单元。
全文摘要
本发明提出一种存储装置。该装置包括可编程阻抗存储单元，包括电性预应力目标存储单元，该预应力目标存储单元具有一较低电压过渡门限、一较短延时设定间隔与一较长复位状态保持特性的其中之一，偏压电路是包括在装置上并经配置以控制该预应力操作，且以施加能够因应该预应力存储单元而修改的读取、设定以及复位操作。
文档编号H01L45/00GK102592664SQ20111016282
公开日2012年7月18日 申请日期2011年6月10日 优先权日2011年1月5日
发明者吴昭谊, 施彦豪, 李明修 申请人:旺宏电子股份有限公司