专利名称：半导体结构及其制造方法
技术领域：
本发明涉及一种半导体结构及其制造方法，并且特别涉及一种内连线结构及其制造方法，可防止导体区的原子扩散至邻近的绝缘区中。
背景技术：
在半导体工艺中，由于导线尺寸的缩小会增加导线的电阻以及电流密度，不仅使得信号的传输时间越来越长，还可能导致电子组件的电性稳定度下降，进而缩减电子组件的寿命。因此，在集成电路产品对速度要求极高的需求下，目前大都选择具有更低电阻的金属材料，例如铜，来作为组件间导线系统，并搭配采用低介电材料来作为金属层间的绝缘层，借以改善电阻电容延迟(RCDelay)现象。由于铜具有低电阻以及较佳的抗电致迁移能力的特性，因此以铜为导线的组件可承受更密集的电路排列，还可大幅地缩减金属内连线层的数目。这样一来，可实现降低生产成本、增加电子组件的稳定度以及提升电子组件的运算速度的目的。
然而，以铜为组件的导线时，铜极易扩散进入介电层，从而造成导线与导线间产生意外导通。因此，在将铜镶嵌至介电层的开口中前，先在介电层的开口的侧壁与底部上形成一层阻障(Barrier)材料，例如钽(Ta)或氮化钽(TaN)等，来阻止铜原子扩散至邻近的介电层中。但是，铜导线的铜原子仍会沿着介电层表面扩散并进入介电层中，从而影响组件的电性稳定度。
目前，发展出一种方法来防止铜导线的铜原子沿介电层表面扩散，其在铜导线的表面再额外形成一层覆盖层。请参照
图1至图2，图1至图2绘示现有铜导线的覆盖层的工艺剖面图。首先，在已形成有电子组件的部分内连线层的基材100上，利用沉积的方式形成介电层102，再利用光刻与蚀刻工艺在部分的介电层102中形成多个开口104。接着，共形覆盖一层阻障层106在开口104与介电层102上，并形成金属材料薄膜(仅绘示其中的金属层108)覆盖在阻障层106上。然后，先利用研磨的方式去除开口104外的金属材料薄膜以及阻障层106，而在开口104中形成金属层108。再利用过度研磨或化学蚀刻等的方式去除开口104中的阻障层106与金属层108的一部分，从而使开口104周围的介电层102略高于开口104中的金属层108与阻障层106，形成如图1所示的结构。
接着，利用沉积的方式在介电层102、阻障层106以及金属层108上形成覆盖材料薄膜(仅绘示其中的覆盖层110)，并使此覆盖材料薄膜填满开口104。其中，覆盖材料薄膜可阻挡金属层108的材料的扩散。再利用研磨的方式移除开口104外的覆盖材料薄膜，而在开口104中的阻障层106与金属层108上形成覆盖层110，如图2所示。此时，金属层108已为阻障层106与覆盖层110所完全包围，因此可防止金属层108的材料扩散至周围的介电层102中。
发明内容
因此，本发明的目的就是提供一种半导体结构，其在内连线层例如铜导线间的介电层表面上形成钝化层(Passivation Layer)，借以防止铜导线中的铜原子经由邻近的介电层表面扩散至介电层中，从而避免两相邻铜导线间产生意外导通。
本发明的另一目的是提供一种半导体结构的制造方法，其在绝缘层中形成导体区后，利用例如选择性反应(Selective Reaction)、等离子体表面处理(PlasmaSurface treatment)或离子植入(Ion Implanation)等方式在导线区之间的绝缘层表面上形成薄钝化层。这样一来，可有效防止导体区的导电材料沿相邻绝缘层表面扩散至绝缘层中，从而减低相邻导体区之间的漏电流(Leakage Current)，进而提高组件的电性稳定度。
根据本发明的上述目的，提出一种半导体结构，此半导体结构至少包括一基材；数个导体区以及数个绝缘区位于此基材上；以及数个钝化层分别位于上述绝缘区的表面上。借由这些位于绝缘区上的钝化层，可防止导体区中的导体材料扩散至绝缘区中。
依照本发明一较佳实施例，上述的导体区可以是铜导线，绝缘区可以是由氧化硅等介电材料所构成。而钝化层可以是选择性反应层、等离子体处理层或离子植入层等。
根据本发明的另一目的，提出一种半导体结构的制造方法，首先提供一基材，再在此基材上形成一绝缘层。接着，形成数个导体区于上述绝缘层的一部分中。然后，形成一钝化层位于另一部分的绝缘层的表面上，借以防止上述导体区中的导体材料扩散至绝缘层中。
依照本发明一较佳实施例，钝化层可利用选择性反应、等离子体表面处理或离子植入等方式来使例如氮原子与绝缘层表面上的材料反应而形成。
借由钝化位于导体区之间的绝缘层表面，可有效防止导体区的导体材料沿着绝缘层表面扩散至绝缘层中，并降低内连线的漏电流。因此，可在不增加整体工艺负担下，实现提升组件的电性可靠度的目的。
附图简要说明下面结合附图对本发明的具体实施方式
作进一步详细的描述。
附图中，图1至图2绘示现有铜导线的覆盖层的工艺剖面图。
图3至图4b绘示依照本发明一较佳实施例的一种半导体内连线的工艺剖面图。
具体实施例方式
本发明揭露一种半导体结构及其制造方法，以相当易于实施的绝缘层表面钝化步骤，就可有效防止导体区中的导体材料扩散至绝缘层中，进而实现提升组件的电性可靠度的目的。为了使本发明的叙述更加详尽与完备，可参照下列描述并配合图3至图4b的图示。
现有在制作半导体结构的内连线时，为了防止铜导线的材料沿周围介电层表面扩散至介电层中，需先移除镶嵌在介电层中的铜导线的一部分，使铜导线的表面略低于周围介电层的表面，从而在铜导线上形成凹槽。再沉积一层阻障材料覆盖在铜导线与介电层上，并填满凹槽。然后，利用研磨技术移除多余的阻障材料，从而在铜导线表面上形成阻障层，来实现防止铜导线的铜材料扩散的目的。由于铜金属难以部分移除，工艺困难度高。因此，整个程序不仅过于繁复，影响工艺可靠度与合格率，还导致工艺成本增加。
因此，本发明在此提供一种简单并且易于施行的方法，可有效降低内连线间的漏电流。请参照图3至图4b，其绘示依照本发明一较佳实施例的一种半导体内连线的工艺剖面图。首先，提供基材200，其中此基材200已形成有组件所需的各式材料结构层。接着，利用例如化学气相沉积(CVD)的方式形成绝缘层202覆盖在基材200上，其中绝缘层202的材料可例如为由氧化硅等组成的介电材料。再利用例如光刻工艺以及蚀刻工艺在部分的绝缘层202中形成具有导线图案的开口204以及开口206。待开口204与开口206形成后，利用例如物理气相沉积(PVD)的方式形成一层薄薄的阻障材料薄膜(仅绘示其中的阻障层208与阻障层210)覆盖在绝缘层202以及开口204与开口206上。其中，阻障材料薄膜可例如为氮化钽或钽所构成。再利用例如电镀沉积或无电镀沉积等技术形成导体材料薄膜(仅绘示其中的导体区212与导体区214)覆盖在上述的阻障材料薄膜上，并使此导体材料薄膜填满开口204与开口206。在本发明的较佳实施例中，此导体材料薄膜由铜金属所构成。然后，利用例如化学机械研磨(CMP)技术移除开口204以及开口206外的阻障材料薄膜与导体材料薄膜，而在开口204中形成阻障层208与导体区212，并在开口206中形成阻障层210与导体区214，如图3所示。
导体区212与导体区214形成后，利用例如选择性反应技术、等离子体表面处理或离子植入等技术直接进行钝化处理，借以在开口204与开口206外的绝缘层202表面上形成钝化层216，如图4a所示。或者，如同图4b所示，先在开口204与开口206上形成罩幕层218遮住阻障层208与导体区212以及阻障层210与导体区214，再进行绝缘层202表面的钝化处理。为了确保工艺可靠度，罩幕层218的范围会略大于开口204与开口206，从而遮盖到开口204与开口206周围的绝缘层202。因此，经钝化处理后，会在部分的绝缘层202表面形成钝化层220。在本发明中，钝化处理后，可形成如图4a所示一样完全覆盖在绝缘层202表面的钝化层216，或者可形成如图4b所示一样只覆盖一部分的绝缘层202表面的钝化层220。在绝缘层202表面上所形成的钝化薄膜仅需使导体区212与导体区214中的导体材料难以经由绝缘层202表面扩散至绝缘层202中就可以，本发明并不在此作限制。
值得注意的一点是，绝缘层202表面上的钝化结构不仅可由单一钝化层构成，也可由数层钝化层堆栈而成，本发明的钝化结构并不限于上述较佳实施例所说明的单一钝化层。
利用选择性反应技术进行绝缘层202表面的钝化处理时，可利用例如活性强并且仅与绝缘层202材料作用的含氮化学物，使此含氮化学物与绝缘层202表面的材料反应而形成钝化层216或钝化层220。另外，利用等离子体表面处理进行绝缘层202表面的钝化步骤时，可利用含氮气体作为等离子体来源气体，从而将氮原子置入绝缘层202表面而与绝缘层202表面的材料反应生成钝化层216或钝化层220。或者，利用离子植入技术进行绝缘层202表面的钝化处理时，将氮原子植入绝缘层202表面，从而在绝缘层202表面上生成钝化层216或钝化层220。
举例来说，如果绝缘层202的材料为氧化硅，则利用上述钝化处理步骤所生成的钝化层216或钝化层220可由氮氧化硅(SiON)所组成。其中，氮氧化硅的形成反应属自我限制性(Self-limiting)反应，因此经钝化反应后，由氮氧化硅所构成的钝化层216或钝化层220的厚度可相当薄，可大幅减轻对绝缘层202的介电常数的冲击。
由上述本发明较佳实施例可知，本发明的一优点就是因为在内连线层的导线间的介电层表面上形成钝化层，可有效防止导线中的导电材料经由邻近的介电层表面扩散至介电层中。这样一来，可避免两相邻导线间产生意外导通，实现提升组件的电性可靠度的目的。
由上述本发明较佳实施例可知，本发明具有工艺简单易于实施、工艺可靠度与合格率提升以及工艺成本降低等优点。
可以理解的是，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明所附的权利要求的保护范围。
权利要求
1.一种半导体结构，至少包括一基材；数个导体区以及数个绝缘区位于该基材上；以及一钝化层位于这些绝缘区的表面上，以防止这些导体区中的一导体材料扩散至这些绝缘区中。
2.根据权利要求1所述的半导体结构，其中该导体材料为铜。
3.根据权利要求1所述的半导体结构，其中该钝化层选自于由一选择性反应层、一等离子体处理层以及一离子植入层所组成的一族群。
4.一种半导体结构的制造方法，至少包括提供一基材；形成一绝缘层位于该基材上；形成数个导体区于部分的该绝缘层中；以及形成一钝化层位于另一部分的该绝缘层的表面上以防止这些导体区中的一导体材料扩散至该绝缘层中。
5.根据权利要求4所述的半导体结构的制造方法，其中这些导体区由金属所构成。
6.根据权利要求4所述的半导体结构的制造方法，其中这些导体区由铜所构成。
7.根据权利要求4所述的半导体结构的制造方法，其中形成该钝化层的步骤为利用一选择性反应法。
8.根据权利要求7所述的半导体结构的制造方法，其中形成该钝化层的步骤还至少包括利用一活性含氮化学物，并且该活性含氮化学物仅与该绝缘层的材料反应。
9.根据权利要求4所述的半导体结构的制造方法，其中形成该钝化层的步骤至少包括利用一等离子体表面处理法，以及利用一含氮气体作为等离子体来源气体。
10.根据权利要求4所述的半导体结构的制造方法，其中形成该钝化层的步骤至少包括利用一离子植入法，以及利用一含氮气体作为离子植入气体。
全文摘要
一种半导体结构及其制造方法，其在导体区完成后，利用例如选择性反应(Selective Reaction)、等离子体表面处理(Plasma Surface treatment)或离子植入(Ion Implanation)等方式来钝化(Passivate)导体区间的绝缘区表面，借以防止导体区的原子沿绝缘区表面扩散至绝缘区中。
文档编号H01L21/02GK1532928SQ0310882
公开日2004年9月29日 申请日期2003年3月26日 优先权日2003年3月26日
发明者黄桂武, 刘埃森, 彭宝庆, 雷明达, 万文恺, 林正忠, 林义雄, 林佳惠 申请人:台湾积体电路制造股份有限公司