专利名称：具有逻辑件和嵌入式mim电容器的系统的制作方法
技术领域：
本揭露与包含具有嵌入式存储器的逻辑器件的半导体结构，和用于形成此结构的方法有关。更具体来说，本揭露进一步与使用改良的常用逻辑工艺所制成的RAM系统有关。
背景技术：
不同的功能模块，诸如逻辑件(logic)和存储器(memory)，可组合在一单一的IC 芯片上。存储器和逻辑组件通常使用不同的工艺技术来形成以增强每一个个别组件的性能。为了使不同的功能模块有效地集成，整个制造过程中尽量避免非常复杂的修改。一种嵌入式存储器是嵌入式动态随机存取存储器(eDRAM)，与逻辑电路集成到同一裸片上的基于电容器的动态随机存取存储器。虽然eDRAM的每位成本可能高于独立式 DRAM的每位成本，但是eDRAM在许多应用中提供胜过外部存储器的改良性能。在具有逻辑件，或更具体来说，具有一处理器的一裸片上使用嵌入式存储器，允许有更宽的总线和更高的运行速度。此外，与常用的SRAM相比，嵌入式存储器可具有较高的密度。由于eDRAM与嵌入式SRAM相比有额外的工艺步骤，所以潜在的较高成本通过节省大量面积来补偿。若挥发性DRAM所需的存储器刷新控制器与eDRAM存储器一起嵌入，则此存储器系统看起来像是一个具有逻辑器件的简单的SRAM型存储器，且有时被称作1T-SRAM。由于使用了一单一晶体管存储单元(位单元)，与动态随机存取存储器(DRAM)类似，但是在位单元周围具有使存储器在功能上等效于常用的SRAM的控制电路，故命名为 1T-SRAM。也就是说，控制器隐藏了所有DRAM特有的操作，诸如，预充电和刷新。—电容器是由被一非导体或电介质隔开的两个导体组成，用于储存电荷的器件。 分立式电容器器件经常由被一层绝缘膜隔开的金属箔片构成。当一电位差(电压)存在于导体两端时，一静电场在电介质两端产生，使得正电荷聚集在一极板上，且负电荷聚集在另一极板上。能量被储存在静电场中。当导体的大片区域之间有较窄间距时，电容最大。通常，一分立式器件被制造成具有最理想的电容特性。然而，在其他情况下，如果具有被一绝缘电介质材料隔开的导电金属的正常电路的几何形状和配置接近上文所定义的电容器的几何形状和配置，例如，被一绝缘体隔开的导体的大片区域之间有较窄间距，则它们也会起电容器的作用。这些非计划中的电容特性可被称作寄生电容，它影响信号等级、信号速度， 和信号完整性，这并不理想。虽然一 eDRAM系统利用半导体结构中所内置的一特定电容器器件，诸如沟槽式电容器(trench capacitor)，或金属-绝缘体-金属(MIM)电容器，来储存对应于一逻辑电平的所需电量，但是控制eDRAM的逻辑电路可能有计划外的寄生电容效应。就关键时序路径和可靠切换而言，逻辑电路对速度和信号完整性更加敏感。
发明内容
本揭露实现一种关于具有一金属-绝缘体-金属(MIM)电容器的一嵌入式随机存取存储器(RAM)系统的改良方法和设备。本揭露中的RAM系统具有在同一基板上的一嵌入式存储器和一逻辑电路。所述RAM可以是动态RAM(DRAM)或静态RAM(SRAM)，例如，6-晶体管(6-T)单元。特别是MIM电容器可在一 DRAM单元中用作存储电容器而在SRAM单元中用以改良软错误率(SER)。在一特定实施例中，本揭露与具有减少的寄生电阻及/或电容的一半导体结构有关。所述结构包括一半导体基板，此半导体基板被划分为具有一MIM电容器的一存储区域， 和一逻辑区域，其中一或更多个金属层，例如第一金属层，被配置在存储区域及/或逻辑区域中且在半导体结构中处在与MIM电容器之顶面与底面之间的一位置相对应的高度上。因此，MIM电容器与一或更多个金属层共存于距离半导体基板相同范围的高度，或层上。在另一实施例中，特定金属层仅存在于逻辑区域中。包含一 MIM电容器的一电介质层被配置在存储或者说DRAM区域上。电介质层， 也出现在逻辑区域中，起层间电介层的作用，两个金属层使用填充有一导电材料的介层窗 (via)穿过所述电介质层来电连接。出现在DRAM区域中作为第一金属层和逻辑区域中作为第二金属层的同一金属层被耦合到下方基板。仅出现在存储区域中的一耦合介层窗使MIM 电容器与紧邻所述耦合介层窗的金属层电耦合。因此，本揭露通过使一或更多个金属层离源极/漏极接点尽可能的近，例如低于 MIM电容器的顶面，减小了与存储晶体管相比对切换速度更敏感的逻辑晶体管的源极接点与漏极接点之间的寄生电容。每一晶体管的源极和漏极接点越多，例如一特定晶体管每一源极三个接点且每一漏极三个接点，而且源极离漏极越近，例如，尺寸较小且使源极(S)和漏极(D)电阻效应最小化，则它们所起的作用越像极板电容器。通过使接点尽可能的短小， 例如，通过将金属层尽可能低地用在层结构中，源极接点与漏极接点之间所产生的寄生电容越小。通过使用被耦合至上方金属层、与源极接点和漏极接点相比数目较少且彼此间隔得更远的介层窗插塞(Plug)将信号传至上方金属层，系统中的寄生电容与使用接点到达一上方金属层相比越小。通过减小系统的寄生电容，RC时间常数相应地减小，这使逻辑晶体管的切换速度增加。此外，通过将一或更多个金属层与MIM电容器设置在同一位置，例如，高于MIM电容器的底面，或与MIM电容器处于相同的层高度，则MIM电容器和金属层的整个结构与将 MIM单元设置在第一金属层上方的一替代实施例相比较短。结果是一较短的接点/介层窗插塞高度(这减小了电路的电阻)相应地减小了 RC时间常数，且因此增加了晶体管的切换速度。虽然一金属层可用于与MIM电容器相邻的存储区域中的一晶体管，例如低于MIM 电容器的顶面且高于MIM电容器的底面，但是存储单元可能需要较宽的间距以在金属线与 MIM电容器之间提供足够的绝缘距离。然而，通过使仅位于逻辑区域中的一金属层处在MIM 电容器顶面以下、底面以上的高度，本文所提到的减小的寄生电容和电阻的所有优势均因较短的接点和比所实现的接点更远的较少的介层窗插塞得以实现，而无需一较宽的存储单兀。本揭露还针对一种用于形成包括处在一单一基板上的DRAM单元与逻辑晶体管的一嵌入式DRAM系统的方法，其中接点由不同的导电材料形成。使用两种不同类型的插塞减小了总互连电阻，这是因为至少一插塞是一电阻较低的材料，从而通过增强本揭露的速度和功率特征改良了系统层次性能。
示范性实施例通过举例方式来说明且并不对附图中的诸图加以限制，其中相同的参考数字标示相同的元件且其中图1A-1C说明根据本揭露的第一实施例，用于形成具有一 MIM电容器的一嵌入式 DRAM系统的一工艺流程的截面图。图2A-2D说明根据本揭露的第二实施例，用于形成具有一 MIM电容器的一嵌入式 DRAM系统的一工艺流程的截面图。图2E说明根据本揭露的一或更多个实施例，包括逻辑区域中有减小的寄生电容的一嵌入式DRAM系统的一半导体结构的俯视图。图3A-3D说明根据本揭露的第三实施例，用于形成具有一 MIM电容器和两个不同插塞的一嵌入式DRAM系统的一工艺流程的截面图。图4说明根据本揭露的第四实施例，用于形成具有位于存储区域中、一MIM电容器之顶面与底面之间的第一金属层的一嵌入式DRAM系统的一工艺流程的一部分的截面图。图5A-5C说明根据本揭露的第五实施例，用于通过将介层窗形成按不同的顺序排列来形成具有一 MIM电容器的一嵌入式DRAM系统的一工艺流程的截面图。图6A-6B说明根据本揭露的第六实施例，用于形成具有位于逻辑区域中、一MIM电容器的顶面与底面之间的多个金属层的一嵌入式DRAM系统的一工艺流程的截面图。根据附图和后面的详细说明，将可清楚得知本发明实施例的其他特征。
具体实施例方式本揭露提供用于制造具有一改良的互连电阻和减小的寄生电容的一嵌入式DRAM 系统的若干方法，改良的互连电阻和减小的寄生电容导致一较低RC时间常数和改良的晶体管切换速度的产生。随着器件的几何形状按比例缩小，互连电阻和寄生电容可能会影响性能。本揭露通过本文所述工艺及其所产生的结构使互连电阻减小，例如，通过减小介层窗高度或通过使用低电阻材料，诸如铜基金属，用于一特定区域中的某些或全部介层窗及/ 或金属化层。本揭露还通过以下步骤来减小寄生电容通过将彼此相对的两组晶体管接点， 例如源极和漏极，维持在尽可能低处来减小这两组晶体管接点的有效表面积，及通过将接点耦合至金属化层和介层窗，其中该介层窗在半导体结构中位于下层；与接点组相比彼此间隔得更远；及/或使相对的表面积较少。参阅图1A-1C，将更易理解本揭露。图IA显示一半导体结构101-A的一部分。具体来说，图IA说明上面形成有一绝缘层75的一掺杂基板110。根据已知技术，栅极15在基板上形成，逻辑区域和存储区域中均有。基板110具有位于存储区域中的漏极区或者说位线111A，和源极111B。基板110还具有位于逻辑区域中的源极/漏极区112A和112B。半导体结构101-A还包括分别被耦合至漏极IllA和源极111B、位于存储区域中的一组接点 20A/20B，和分别被耦合至源极112A和漏极112B、位于逻辑区域中的一组接点20C/20D。横跨这两个区域的第一电介质层80的厚度在约5000与100，000埃之间。电介质层80和77 的一部分被蚀刻掉，形成一开口，开口的下表面与电介质层75和接点20B邻接。在开口内， 一下电容器极板42与接点20B邻接地沉积而成。下电容器极板42被蚀刻成想要的大小。 下电容器极板42上首先具有一绝缘层44，接着是一上电容器极板48。上电容器极板42接着被蚀刻成想要的大小。在其他实施例中，由上电容器极板48、绝缘层44和下电容器极板 42构成的3层式堆叠可在一个遮罩步骤中被同时蚀刻。电容器极板的适合材料包括但并不限于，TiN, Ta或TaN。所产生的堆叠接着以一常用方式被遮蔽并被蚀刻以形成MIM电容器 50。电容器50的内部被显示为空腔70。一电介质层82被配置成填充电容器50的空腔70，从而使层80的厚度增加Tl的量。较厚的电介质层被显示为图IB中的层82。距离Tl可能有范围从2000埃到7000埃的厚度。在其他实施例中，可通过配置比层80更厚的层，然后将结构研磨成想要的厚度水平来形成Tl。在电介质层82形成之后，一遮罩(图未示)被配置在部分完成的半导体结构 101-B上且电介质层82被选择性地蚀刻以形成介层窗22。介层窗22由一导电材料，诸如钨来填充，以形成图IB的结构。通过单独地形成导电插塞22，本揭露减小了 eDRAM存储系统的互连电阻，因为它允许至少一个其他的插塞由一电阻率较低的金属制成，诸如铜金属或铜基合金。双大马士革工艺可用以形成介层窗18A、18B和18C，且金属化区域M171在介层窗 22形成之后形成。这通过在图IC中所示的整个半导体结构101-C上提供蚀刻中止层90和电介质层84来实现。然后，Ml的凹槽从层84向下贯穿整个层90而形成。除此之外，介层窗孔18A、18B和18C也从层82向下贯穿层77而形成。图2A-2D显示本揭露的一替代实施例，其中已形成具有一 eDRAM系统的一半导体结构102-A至102-D，eDRAM系统具有填铜介层窗。图2A显示一已部分完成的半导体结构， 其中一组接点20A、20B和20C、20D被提供在存储区域及逻辑区域的绝缘层75中，分别与被配置在基板110中的源极/漏极区111A、111B，和112A、112B耦合以分别产生一存储区域晶体管和一逻辑区域晶体管。Ml区域的凹槽45仅显示在所述结构的逻辑区域中，这是因为在存储区域中未使用Ml。Ml区域通常被加工成厚度在2000到7000埃之间，但是视预期工艺和设计规则而定，厚度范围也可能较广。图2A还显示蚀刻中止层77，它覆盖绝缘层75 和接点20A/20B。参阅图2B，金属层Ml 71在凹槽45中形成以完成逻辑区域中的金属线。然后，第二蚀刻中止层68被提供在存储区域和逻辑区域中的电介质层65及逻辑区域中的金属线71 上。图2C中工艺继续，其中一遮罩(图未示)被提供在逻辑区域上但并未提供在存储区域上，以能够从存储区域中移除蚀刻中止层68 (和任选的电介质层65)。仅从DRAM区域中移除层68允许接点20A与稍后形成的介层窗18A(显示在图2D中)直接连接。随后， 第一电介质层80被配置在存储区域中的层65 (或77)上及逻辑区域中的层68上。层80、 65 (若层65并未在先前的蚀刻操作中被移除)和77的一部分接着被移除以形成MIM电容器50，MIM电容器50的形成操作已在图IA中做出描述，这些形成操作与下电容器极板42、 绝缘层44和上电容器极板48有关。接下来，第二电介质层82被提供在电介质层80上以填充电容器50的空腔70，并增加电介质层80的厚度。
在图2D中，一蚀刻中止层78被提供在电介质层82上，被蚀刻蚀刻中止层78覆盖的电介质层82又被第三电介质层88覆盖。然后，层88被图案化以产生金属化区域M2互连72的凹槽(图未示)。一遮罩(图未示)被置于电介质层88上并被图案化以同时形成介层窗18A、18B、18C和22。图2D说明执行常用的双大马士革工艺来用铜填充凹槽45 (显示在图2A中)及介层窗18A、18B和18C的结果。介层窗22可用钨提前填充，或用铜与其他介层窗同时填充。在一实施例中，M2区域形成后具有与Ml区域相同的厚度，以使常用的 MIM单元维持较小尺寸。然而，由于存储区域中没有第1金属层(Ml)，故存储区域中的介层窗18A必须被蚀刻成深度达2000-7000埃，大于逻辑区域中的介层窗18B和18C的深度，例如以与金属化层M171的厚度相符。层77和68分别作为介层窗蚀刻操作中存储区域和逻辑区域的蚀刻中止层。本揭露通过仅在所述系统的逻辑部分中使用第1金属层且通过将其用在半导体结构中与位于或高于MIM电容器50的底面53或者位于或低于MIM电容器50的顶面51相对应的高度来减小逻辑区域中的接点高度。因此，逻辑区域中的RC也减小。此工艺使eDRAM 系统的接点电阻和电容维持在一纯逻辑工艺所预期的值。换言之，当使用不具有嵌入式存储器的纯逻辑工艺时，逻辑区域中的垂直接点并不需要改变本揭露中的工艺。此外，存储区域中没有Ml区域得到较小的单元尺寸及逻辑区域中具有一 RC的一 eDRAM系统，其中，逻辑区域中的RC等于一不具有存储器的逻辑器件的RC。在仅逻辑区域中具有一或更多个金属层，例如Ml层71，的所有实施例中，逻辑区域中所产生的介层窗插塞，例如18B，的高度92， 将小于存储区域中的介层窗插塞，例如18A，的高度91，寄生电阻和电容相应地减小。现在参阅图2E，图中显示根据本揭露的一或更多个实施例的一半导体结构102-E 的俯视图(图2D的段2E-2E)，半导体结构102-E具有一嵌入式DRAM系统，此嵌入式DRAM系统的逻辑区域中的寄生电容已减小。三个S接点20C形成的组(bank)和三个D接点20D形成的组，计划外地形成被绝缘体80隔开距离Dl的一实际上存在的寄生电容器的两个极板。 相比之下，通过利用插塞介层窗18B和18C将往返于晶体管漏极112B和源极112A的信号传送至上方金属层，则较小的寄生电容效应存在于系统中，这是因为介层窗插塞18B和18C 可被放在更远处，距离为D2，大大高于D1，且因为它们有一较小的表面充当电容极板。介层窗插塞18F可被使用并被耦合至金属化层M171，金属化层Ml 71通过接点(仅显示在俯视图中)被耦合至栅极15。虽然在图2E中仅一个介层窗插塞18B、18C供S 112A和D 112B 中的每一者使用，但是，对要求更低电阻率的一关键应用而言，多个介层窗插塞可被使用及 /或较低电阻率的导电材料，例如铜，可供插塞使用。与将接点20C和20D延伸得更高使其穿过电介质层相比，这些介层窗插塞仍将具有较低的寄生电容值，这是因为介层窗插塞彼此间的间距D2仍大于S接点与D接点之间的距离D1，从而使系统产生较低的寄生电容效应。或者，若介层窗18A-C和22中充满了电阻较高的材料，诸如鹤，则通过将电路安排在Ml 金属化层，可实现一较低的系统电阻。虽然视图102-E提供一特定的布局，但是本揭露也很适于使距离D2大于S与D之间的距离Dl的各种介层窗和Ml的位置。图3A-3D显示本揭露用于减小的互连RC的替代实施例，其中显示具有eDRAM系统的半导体结构103-A至103-D，所述eDRAM系统具有两种不同类型的导电插塞。此实施例针对铜介层窗不准直接接触MIM电极的eDRAM系统。参阅图3A，已部分完成的半导体结构103-A具有被配置在电介质层65中并被电耦合至逻辑区域中的接点20C和20D的金属化层M171。电介质层80被配置在上面。MIM电容器50根据图2C所描述的工艺来制造。在所产生的结构中，金属化层Ml 71实际上处在高出基板110、与MIM电容器50的上表面51与下表面53之间的一位置相对应的高度上。现在参阅图:3B，一电介质层82在电介质层80上沉积而成，它还填充了电容器50 的空腔，且增加了此特定电介质层的厚度。一遮罩(图未示)被配置在电介质层82上以选择性地将介层窗22向下蚀刻到MIM电容器50的上电容器极板48。在本实施例中，接着用钨填充介层窗22。如图3C中所示，遮罩52被置于介层窗22和电介质层82上以确定将产生介层窗 18AU8B和18C的区域的界限。介层窗18A被蚀刻成穿过电介质层82和80及蚀刻中止层 77,到达接点20A。介层窗18B和18C被蚀刻成穿过电介质层82和80及蚀刻中止层68，到达金属化层Ml 71。在介层窗18A、18B和18C形成之后，遮罩52被移除。然后，用一导电材料，例如钨来填充介层窗18A、18B和18C。现在参阅图3D，蚀刻中止层78被提供在电介质层82及介层窗插塞18A、18B与18C 和22上以在将来要进行的工艺操作中提供一受控蚀刻。电介质层88接着被提供在蚀刻中止层78上，且随后被图案化以形成第二金属化区域(Μ》72的凹槽(图未示)。然后，用电阻值比钨低的一导电材料，例如用铜来填充凹槽(图未示)。在一替代实施例中，介层窗 18Α、18Β和18C，及金属化区域Μ272可被蚀刻成穿过上述电介质层和蚀刻中止层。然后，使用双大马士革工艺，金属化层互连Μ272及介层窗18Α、18Β和18C可使用双大马士革工艺用铜来填充。与其他嵌入式DRAM系统相比，所产生的结构的互连电阻和电容均减小。若需要的话，可在Μ2上提供额外的金属层以形成一更复杂的互连。现在参阅图4，图中显示根据本揭露的第四实施例，用于形成具有位于存储区域中、与一 MIM电容器之顶面与底面之间的一位置相对应的一层的第一金属层的一嵌入式 DRAM系统的一半导体结构104的一工艺流程的一部分的截面图。半导体结构104与图2C 直接对应，只是在存储区域中、MIM电容器50的顶面51与底面53之间加入了一金属层Ml 互连71，并凭借接点20Α被耦合至漏极111Α。需注意的是，与图3D中的18Α类似的一介层窗并未用在图4中的存储部分，这是因为Ml 71通过接点20Α就完成了到达一位线的布线。 在相应情况下，对于介层窗和插塞的后续处理操作按照图2D、3C和3D，或5B-5C进行。虽然在存储区域中使用金属层Ml互连71可减小存储单元中的寄生电容，因为从接点到达一上方金属层需要较少的介层窗，且因为介层窗之间可分隔的距离比源极与漏极之间可分隔的距离更远，但是仍要考虑其他代价。若金属层Ml位于存储区域中位于或高于 MIM电容器50的底面53且位于或低于MIM电容器50的顶面51的一层位置上，则金属互连 71与电容器50之间的最小净距离55被用于信号隔离。此空隙将增加存储单元的总宽度且可能产生其他代价，而使得在存储区域中于所述层位置上使用一金属层并不理想。为此，本文的替代实施例避免了位于存储区域中、MIM电容器50的顶面与底面之间的一层位置上的一金属层。现在参阅图5A-5C，图中显示根据本揭露的第五实施例，用于通过将介层窗形成按不同的顺序排列来形成具有一 MIM电容器的一嵌入式DRAM系统的一工艺流程的截面图。 图5A中已部分完成的半导体结构105-A根据图2A-2C所述的工艺来制造，包括用于形成Ml 第一金属层71的常用工艺。虽然蚀刻中止层68和电介质层65能够在电介质层80形成之前被移除以简化蚀刻介层窗18A的步骤，但是，本实例保留了存储区域中的蚀刻中止层68 和电介质层65，但用于形成MIM电容器50所需的除外。为了形成MIM电容器50，电介质层 80和65及蚀刻中止层68和77如图2C中所述那样被蚀刻且MIM电容器在其中形成。在 MIM电容器50形成之后，第二电介质层82接着如图2C中所述那样形成。在图5B中，一遮罩(图未示)被置于电介质层82上以在存储区域中形成VlM介层窗18A，此介层窗穿过蚀刻中止层68和77，到达接点20A。然后，用对于深度介层窗，诸如介层窗18A(正如与图2D 中类似以介层窗高度91所示的)而言具有有利填充特性的一导电材料，诸如钨来填充介层窗 18A。在图5C中，蚀刻中止层78被提供在电介质层82上，被蚀刻蚀刻中止层78覆盖的电介质层82又被第三电介质层88覆盖。然后，层88被图案化以产生金属化区域M2互连 72的凹槽(图未示)。一遮罩(图未示)被置于电介质层88上并被图案化以同时形成到达MIM电容器50的互连介层窗22，并形成介层窗18B和18C，介层窗深度的差异并不像与介层窗18A相比那样大。之后，可同时使用双大马士革工艺用一导电材料，例如铜来填充金属化区域M2互连72的凹槽及介层窗22、18B和18C。现在参阅图6A-6B，图中显示根据本揭露的第六实施例，用于形成具有位于逻辑区域中、一MIM电容器的顶面与底面之间的多个金属层的一嵌入式DRAM系统的一工艺流程的截面图。图6A中已部分完成的半导体结构106-A根据针对图2A-2B所描述的工艺来制造， 包括用于在电介质层65中形成Ml第一金属层71的常用处理，第二蚀刻中止层68在电介质层65上形成，第二蚀刻中止层68上面紧邻第一电介质层89。然后，电介质层89上配置蚀刻中止层79，蚀刻中止层79接着被处理以使电介质层83被配置于其上。电介质层83被蚀刻以形成金属化区域Mxl互连73的一凹槽(图未示)。一遮罩(图未示)被置于电介质层83上并被图案化以形成中间的VlL介层窗18D，然后，用一导电材料，诸如钨来填充中间 VlL介层窗18D。然后，同样用导电材料来填充金属化区域Mxl互连73。在一实施例中，使用双大马士革工艺，用铜或一铜合金来填充金属化区域Mxl互连73及介层窗18D。电介质层83上配置有蚀刻中止层81，此蚀刻中止层上配置有第二电介质层80。在按照顺序蚀刻穿过电介质层80、蚀刻中止层81、电介质层83、蚀刻中止层79、电介质层89、 蚀刻中止层68、电介质层65和最终的蚀刻中止层77到达接点20B之后，通过与图2C中所述工艺类似的工艺在电介质层80中形成MIM电容器50，尽管有额外的蚀刻中止层存在。然后，层82建成以填充MIM电容器50的空腔70 (显示在图IA中)并超出电介质层80且超出MIM电容器50的顶面51。图6A仅说明一第一金属层M171、一中间金属层Mxl 73，及使用一介层窗和多个插塞到达上方金属层的一接点20D。然而，本揭露很适合使用如下任何数量的介层窗及/或金属层和它们的任何组合被配置在结构层中与MIM电容器50的顶面51与底面53之间的高度相对应的高度上以耦合逻辑区域中的晶体管源极及/或漏极的适当接点以到达上方金属层，按照一特定电路的布局(place)和布线(route)所指定的那样。现在参阅图6B，一遮罩(图未示)被配置在电介质层82上以选择性地蚀刻VxlM 介层窗18A使其穿过第二电介质层82和80、蚀刻中止层81、电介质层83、蚀刻中止层79、 第一电介质层89、蚀刻中止层68、电介质层65、蚀刻中止层77，和最终的电介质层75，以到达接点20A。介层窗18A用一钨插塞来填充。在移除遮罩之后，且为了在将来要执行的加工步骤中提供一受控蚀刻，故在第三电介质层87形成之后，在第二电介质层82上提供蚀刻中止层85。然后，层87被图案化以在电介质层87和蚀刻中止层85中产生金属化区域Mx2互连72的凹槽(图未示)，其中x2 = xl+l。一遮罩(图未示)被置于电介质层87上并被图案化以同时形成互连介层窗22，以到达MIM电容器50的上电容器极板48 ；和介层窗VxlL 18E，以到达金属化层Mxl73。介层窗22仅被蚀刻成穿过电介质层82的一部分以到达MIM 电容器50的上电容器极板48。介层窗VxlL 18E通过蚀刻穿过电介质层82和80而形成。 介层窗22和18E，以及金属化区域Mx272的凹槽，在双大马士革工艺中用铜或一铜基合金来填充。与其他嵌入式DRAM系统相比，所产生的结构的互连电阻和电容减小。本揭露之实施例仅为说明性的并不欲以任何方式限制本发明。本文所述方法和操作可以与本文所述的示范性组合和排列不同的组合和排列，例如以不同的设置及/或顺序来执行。因此，一或更多个额外的新操作可被插入到现有操作中，或者一或更多个操作可根据一特定应用被省略或排除，以获得大致相同的功能、方式和结果。同样地，本文所述结构和设备的特征和部分可以许多方式来组合以获得大致相同的功能、方式和结果。例如，所示的逻辑结构并不需要在每一个逻辑区域中重复。视一级别较高的金属是否是互连所必需的而定，一 IC器件内的某些逻辑结构可能具有与所示的那些相比更少或更多的介层窗。虽然本揭露已被描述为具有被插入到基板与第一金属层之间的一MIM电容器的一 eDRAM，但是，本揭露的工艺也可通过将MIM电容器插入到一存储区域中的两个金属层之间来执行。虽然可能需要额外的操作和遮罩及其他材料，但是除了其他功能模块和旧有器件及工艺以外，使用已公开的方法在当前所公开的任何数量的存储器件，例如一阵列，和逻辑器件设备，可被整合到一特定集成电路(IC)、片上系统(SOC)、晶元级集成(WSI) 等上。虽然当前实施例已对特定材料和工艺做出描述，但是本揭露很适合使用任何适当的工艺技术和操作以提供被配置在半导体结构中，例如与MIM电容器的上表面与下表面之间的位置相对应的层中的金属化互连和介层窗的布局。例如，单大马士革工艺可用于使Ml金属化层与接点耦合。同样地，虽然钨和铜在本文中用于特定层和介层窗，但是本揭露很适合使用这些导体和诸如铝的其他导体，和制造或代工工厂所指定的一特定工艺或技术所需要的其他沉积、蚀刻、移除或化学机械研磨(CMP)。从附图和详细说明一起来看，当前实施例的其他特征是显而易见的。因此，说明书和诸图被视为具说明性而非限制性意义。本领域技术人员将容易想到能够对上述实施例进行各种修改。总之，本揭露由权利要求书来定义。
权利要求
1.一种建立在一基板上的半导体结构，其包含一存储区域，具有嵌入式RAM;一逻辑区域，被耦合至所述存储区域；一金属-绝缘体-金属(MIM)电容器，被配置在所述存储区域中；及一或更多个金属层，位于所述MIM电容器的一顶面与一底面之间。
2.根据权利要求1所述的半导体结构，其中所述一或更多个金属层仅位于所述半导体结构的逻辑区域中。
3.根据权利要求1所述的半导体结构，其中所述一或更多个金属层仅位于所述逻辑区域，及所述存储区域的一漏极部分中。
4.根据权利要求2所述的半导体结构，其中仅被配置在所述逻辑区域中的所述一或更多个金属层位于所述基板与所述MIM电容器的一顶部之间。
5.根据权利要求1所述的半导体结构，其中所述逻辑区域进一步包含一或更多个晶体管，仅位于所述逻辑区域中，各具有一源极、一漏极，和一或更多个接点，所述一或更多个接点用于所述源极和所述漏极中的每一者使所述源极且使所述漏极与仅被配置在所述逻辑区域中的所述一或更多个金属层中的第一金属层的一各自的部分耦合；且其中所述逻辑区域中的至少一晶体管的一或更多个接点的一顶面被配置在低于或等于所述存储区域中的MIM电容器之高度的高度上。
6.根据权利要求3所述的半导体结构，其进一步包含一或更多个介层窗插塞，被配置在所述逻辑区域中用于使所述第一金属层的一部分与被配置于其上的另一金属层的一部分耦合，其中所述一或更多个介层窗插塞被配置成使彼此间的距离比一特定晶体管的一源极接点与一漏极接点之间的距离要远。
7.根据权利要求1所述的半导体结构，其中介层窗插塞的数量小于或等于所述逻辑区域中至少一晶体管的接点的数量。
8.根据权利要求1所述的半导体结构，其进一步包含所述存储区域的第一金属层，被配置在所述MIM电容器上；一或更多个晶体管，仅位于所述存储区域中，各具有一源极、一漏极，和一或更多个接点，所述一或更多个接点用于所述源极和所述漏极中的每一者、使所述源极和所述漏极与所述存储区域中的第一金属层分别耦合；及一或更多个介层窗插塞，被配置在所述存储区域中，用于使所述存储区域中的第一金属层与仅位于所述存储区域中的一或更多个晶体管的一或更多个接点耦合。
9.根据权利要求1所述的半导体结构，其中被配置在所述存储区域或所述逻辑区域中的所述一或更多个介层窗插塞是钨、铜或其组合。
10.根据权利要求1所述的半导体结构，其进一步包含一金属层，被配置在所述存储区域和所述逻辑区域上，被耦合至所述存储区域和所述逻辑区域中的每一者中的至少一晶体管；且其中被配置在所述存储区域和所述逻辑区域上的所述金属层是所述存储区域的第一金属层且是所述逻辑区域的第二或更高的金属层。
11.根据权利要求5所述的半导体结构，其中位于所述逻辑区域中使所述逻辑区域中的晶体管的接点与所述逻辑区域中的第一金属层耦合的介层窗插塞的高度小于所述存储区域中的第一金属层到所述存储区域中的一晶体管的一接点的距离。
12.根据权利要求1所述的半导体结构，其中所述逻辑区域中的所述一或更多个晶体管各具有与用在没有嵌入式RAM的一逻辑电路中的一晶体管相等的寄生电容。
13.一种形成一半导体结构的方法，所述方法包含以下步骤在一逻辑区域中形成具有一源极和一漏极的一晶体管；在一存储区域中形成具有一源极和一漏极的一晶体管；形成一电介质层；在所述电介质层中形成所述逻辑区域中的晶体管和所述存储区域中的晶体管的源极和漏极的一或更多个接点；在所述电介质层中形成被耦合至被配置在所述存储区域中的晶体管的一金属-绝缘体-金属(MIM)电容器；及在所述电介质层中所述MIM电容器的一顶面与一底面之间的一位置上形成一或更多个金属层。
14.根据权利要求13所述的方法，其中在所述半导体结构中形成的所述一或更多个金属层仅位于所述半导体结构的逻辑区域中。
15.根据权利要求13所述的方法，其中在所述半导体结构中形成的所述一或更多个金属层仅位于所述半导体结构的逻辑区域，及存储区域的一漏极部分中。
16.根据权利要求13所述的方法，其中所述一或更多个金属层位于所述基板与所述 MIM电容器的一顶面之间。
17.根据权利要求14所述的方法，其中仅位于所述逻辑区域中的所述一或更多个金属层中的第一金属层被电耦合至被配置在所述逻辑区域中的晶体管的源极的一或更多个接点和漏极的一或更多个接点。
18.根据权利要求17所述的方法，其进一步包含以下步骤在所述逻辑区域中形成用于使所述第一金属层的一部分与被配置于其上的另一金属层的一部分耦合的一或更多个介层窗插塞，其中所述一或更多个介层窗插塞被配置成使彼此间的距离比一特定晶体管的一源极接点与一漏极的一配合接点要远。
19.根据权利要求13所述的方法，其中介层窗插塞的数量小于或等于所述逻辑区域中的至少一晶体管的接点的数量。
20.根据权利要求13所述的方法，其进一步包含以下步骤形成被配置在所述MIM电容器上的所述存储区域的第一金属层；形成一或更多个晶体管，仅位于所述存储区域中，各具有一源极、一漏极，和一或更多个接点，用于所述源极和所述漏极中的每一者、使所述源极和所述漏极与所述存储区域的第一金属层分别耦合；及形成一或更多个介层窗插塞，被配置在所述存储区域中，用于使所述存储区域中的第一金属层与仅位于所述存储区域中的一或更多个晶体管的一或更多个接点耦合。
21.根据权利要求13所述的方法，其中被配置在所述存储区域或所述逻辑区域中的所述一或更多个介层窗插塞是钨、铜或其组合。
22.根据权利要求18所述的方法，其进一步包含以下步骤形成被配置在所述存储区域和所述逻辑区域上，被耦合至所述存储区域和所述逻辑区域中的每一者中的至少一晶体管的一金属层；且其中被配置在所述存储区域和所述逻辑区域上的所述金属层是所述存储区域的第一金属层且是所述逻辑区域的第二或更高的金属层。
23.根据权利要求18所述的方法，其中位于所述逻辑区域中、使所述逻辑区域中的晶体管的接点与所述逻辑区域中的第一金属层耦合的介层窗插塞的高度小于所述存储区域中的第一金属层到所述存储区域中的一晶体管的一接点的距离。
24.根据权利要求13所述的方法，其进一步包含以下步骤在所述电介质层中形成第一介层窗以使所述存储区域中的MIM电容器的一部分暴露； 以第一导电材料在所述第一介层窗中产生第一插塞； 遮蔽所述第一插塞；在所述电介质层中形成一组介层窗以使所述存储区域中的晶体管的漏极的全部一或更多个接点和所述逻辑区域中的晶体管的漏极和源极的全部一或更多个接点暴露； 以第二导电材料产生用于该组介层窗的一组插塞；且其中所述第二导电材料有比所述第一导电材料小的电阻。
25.根据权利要求13所述的方法，其进一步包含以下步骤在所述电介质层中形成一组介层窗以使所述存储区域中的MIM电容器的一部分暴露且使所述存储区域中的晶体管的漏极的全部一或更多个接点以及所述逻辑区域中的晶体管的漏极和源极的全部一或更多个接点暴露；及以一导电材料产生用于该组介层窗的一组插塞。
26.根据权利要求13所述的方法，其进一步包含以下步骤在所述电介质层中形成第一介层窗以使所述存储区域中的晶体管的漏极的全部一或更多个接点暴露；以第一导电材料在所述第一介层窗中产生第一插塞； 遮蔽所述第一插塞；在所述电介质层中形成一组介层窗以使所述存储区域中的MIM电容器的一部分暴露且使所述逻辑区域中的晶体管的漏极和源极的全部一或更多个接点暴露； 以第二导电材料产生用于该组介层窗的一组插塞；且其中所述第二导电材料有比所述第一导电材料小的电阻。
全文摘要
一种嵌入式存储系统包括一随机存取存储器(RAM)单元阵列，此随机存取存储器(RAM)单元阵列与一逻辑晶体管阵列位于同一基板上。每一RAM单元包括一存取晶体管和一电容器结构。所述电容器结构通过在一电介质层中形成一金属-绝缘体-金属电容器制造而成。嵌入式RAM系统中的逻辑区域所包括的金属层比存储区域所包括的金属层要少。
文档编号H01L21/768GK102403318SQ20111021526
公开日2012年4月4日 申请日期2011年7月29日 优先权日2010年7月30日
发明者崔正烈 申请人:默思股份有限公司