专利名称：具有埋置布线的基底结构及其制造方法
技术领域：
示例实施例涉及一种具有埋置布线的基底结构及一种用于制造该基底结构的方法、一种半导体装置及一种用于使用该基底结构制造该半导体装置的方法。更具体地说，示例实施例涉及一种在具有相对低的电阻的埋置布线的同时能够解决在制造工艺中产生的问题的基底结构、一种制造该基底结构的方法和一种半导体装置以及一种用于使用该基底结构制造该半导体装置的方法。
背景技术：
近来，随着半导体装置的集成度大幅提高，晶体管的沟道长度减小，从而导致短沟道效应，包括晶体管的漏电流增大、击穿电压减小、由于漏极电压导致的电流连续增大等。 因此，需要开发能够有效地防止短沟道效应的晶体管。根据半导体装置的提高的集成度，还需要开发具有暴露限度或更少的设计规则的晶体管。然而，传统的水平沟道晶体管不能满足这些需求，在传统的水平沟道晶体管中，源区和漏区设置在同一平面上，沟道形成在源区和漏区之间。为了解决该问题，已经提出了垂直沟道晶体管，在垂直沟道晶体管中，源区和漏区垂直地上下设置，沟道形成在源区和漏区之间。然而，在垂直沟道晶体管中，设置在栅电极下方的杂质区通常用作位线，高电阻会赋予位线。因此，具有高电阻的位线不能容易地传输外部施加的电压，结果最终降低半导体装置的电特性。
发明内容
示例实施例提供了一种具有低电阻埋置布线的基底结构和一种制造该基底结构的方法，该基底结构能够解决在制造工艺中产生的问题，从而提高半导体装置的特性。示例实施例还提供了一种半导体装置和一种使用该基底结构制造该半导体装置的方法。示例实施例的这些和其它目的将在优选实施例的以下描述中进行描述，或者根据优选实施例的以下描述将是明显的。根据示例实施例，一种基底结构可以包括支撑基底；绝缘层，位于所述支撑基底上；线形导电层图案，位于绝缘层中，并沿第一方向延伸；线形半导体图案，位于所述线形导电层图案上，所述线形半导体图案沿所述第一方向延伸并具有暴露到所述绝缘层外部的顶表面。根据示例实施例，一种制造基底结构的方法可以包括在半导体基底的一个表面上形成导电层；通过将所述导电层图案化形成沿第一方向延伸的线形导电层图案；通过将由所述导电层图案暴露的半导体基底蚀刻到一定深度来形成位于所述导电层图案下方且沿所述第一方向延伸的线形半导体图案；在所述导电层图案和所述半导体图案上形成绝缘层；将所述绝缘层设置在支撑基底上，使得所述半导体基底的所述一个表面面对所述支撑基底；去除所述半导体基底的一部分，使得所述绝缘层从所述半导体基底的第二表面暴露。根据示例实施例，一种制造基底结构的方法可以包括在半导体基底的表面上形成堆叠结构，所述堆叠结构包括线形导电图案；蚀刻所述半导体基底，以在所述线形导电图案下方形成线形半导体图案；在所述堆叠结构、所述线形半导体图案和所述半导体基底上形成绝缘层；将所述绝缘层结合到支撑基底；切割所述半导体基底以暴露所述绝缘层，其中，使用所述堆叠结构作为用于形成所述线形半导体图案的蚀刻掩模。根据示例实施例，一种基底结构可以包括支撑基底；绝缘层，设置在所述支撑基底上；线形导电层图案，设置在所述绝缘层中，并沿第一方向延伸；线形半导体图案，设置在所述绝缘层中且设置在所述导电层图案上，沿所述第一方向延伸并具有暴露到所述绝缘层外部的顶表面。根据示例实施例，一种制造基底结构的方法可以包括在半导体基底的一个表面上形成导电层；通过将所述导电层图案化形成沿第一方向延伸的线形导电层图案；通过将由所述导电层图案暴露的半导体基底蚀刻到预定深度来形成设置在所述导电层图案下方且沿所述第一方向延伸的线形半导体图案；在所述导电层图案和所述半导体图案上形成绝缘层；将所述绝缘层设置在支撑基底上，使得所述半导体基底的所述一个表面面对所述支撑基底；去除所述半导体基底的一部分，使得所述绝缘层从所述半导体基底的另一表面暴 Mo根据示例实施例，一种半导体装置可以包括支撑基底；绝缘层，设置在所述支撑基底上；线形导电层图案，设置在所述绝缘层中并沿第一方向延伸；线形下半导体图案，设置在所述导电层图案上并沿所述第一方向延伸；柱形上半导体图案，设置在所述下半导体图案上；栅极线，在接触所述上半导体图案的至少一个侧壁的同时沿与所述第一方向交叉的第二方向延伸；栅极绝缘层，设置在所述上半导体图案和所述栅极线之间，其中，所述导电层图案由设置在其底表面上的覆层图案和设置在其侧壁处的分隔件围绕。根据示例实施例，一种制造半导体装置的方法可以包括提供基底结构，所述基底结构包括支撑基底、设置在所述支撑基底上的绝缘层、设置在所述绝缘层中并沿第一方向延伸的线形导电层图案、以及设置在所述绝缘层中且设置在所述导电层上以沿所述第一方向延伸并具有暴露到所述绝缘层外部的顶表面的线形半导体图案；通过将所述半导体图案进行图案化来形成设置在所述导电层图案上并沿所述第一方向延伸的线形下半导体图案， 并形成设置在所述下半导体图案上的柱形上半导体图案；形成栅极线，所述栅极线在使所述上半导体图案的至少一个侧壁与设置在所述上半导体图案和所述栅极线之间的栅极绝缘层接触的同时沿与所述第一方向交叉的第二方向延伸。
通过参照附图详细地描述示例实施例，示例实施例的以上和其它特征及优点将变得更加明显，在附图中图1是根据示例实施例的基底结构的透视图2是沿A-A，线截取的图1中示出的基底结构的剖视图；图3至图11示出了制造图1和图2中示出的基底结构的方法的工艺；图12是根据示例实施例的半导体装置的透视图；图13是沿A-A’线、B-B’线和C_C’线截取的图12中示出的半导体装置获得的剖视图；图14至图18示出了制造图12和图13中示出的基底结构的方法的工艺；图19是根据示例实施例的半导体装置的透视图；图20是在图19中示出的半导体装置的平面图。
具体实施例方式现在将在下文中参照附图更充分地描述本发明，在附图中示出了示例实施例。然而，本发明可以以许多不同的形式来实施，而不应该被理解为局限于在此阐述的示例实施例。相反，提供示例实施例是为了使本公开将是彻底的且完整的，并将本发明的范围充分地传达给本领域的技术人员。相同的标号在整个说明书中指示相同的组件。在附图中，为了清楚起见，夸大了层和区域的厚度。还将理解的是，当层被称作“在”另一层或基底“上”时，该层可以直接在另一层或基底上，或者也可以存在中间层。相反，当元件被称作“直接在”另一元件“上”时，不存在中间元件。为了便于描述，在这里可使用空间相对术语，如“在...下面”、“在...下方”、 “下”、“在...上面”、“上”等来描述如图中所示的一个元件或特征与其它元件或特征的关系。应该理解的是，空间相对术语意在包含除了在附图中描绘的方位之外的装置在使用或操作中的不同方位。例如，如果在附图中装置被翻转，则描述为在其它元件或特征“下方”或 “下面”的元件随后将被定位为“在”其它元件或特征“上面”。因此，示例性术语“在...下方”可包括“在...上方”和“在...下方”两种方位。所述装置可被另外定位(旋转90度或者在其它方位)，并相应地解释这里使用的空间相对描述符。将参照示出示例实施例的透视图、剖视图和/或平面图来描述示例实施例。因此， 可以根据制造技术和/或容差来修改示例性图示的轮廓。也就是说，示例实施例无意限制本发明的范围，而是覆盖由于制造工艺的改变而引起的所有改变和变型。因此，以示意性方式示出了在附图中显示的区域，仅通过举例说明的方式给出了区域的形状，并且区域的形状并不作为一种限制。在下文中，将参照图1至图11来描述根据示例实施例的基底结构及其制造方法。 图1是根据示例实施例的基底结构的透视图，图2是沿A-A’线截取的在图1中示出的基底结构的剖视图，图3至图11示出了制造在图1和图2中示出的基底结构的方法的工艺。首先，将描述根据示例实施例的基底结构。在示例实施例中，基底结构可以包括支撑基底160、设置在支撑基底160上的绝缘层150、设置在绝缘层150中的线形导电层图案122和设置在导电层图案122上的线形半导体图案104。在示例实施例中，线形半导体图案104和导电层图案122可以沿第一方向延伸，如在图1和图2中所示。在示例实施例中，线形导电层图案122可以埋置在绝缘层150 中。因此，线形导电层图案122可以用作埋置布线。因此，在示例实施例中，基底结构可以是具有埋置布线的基底结构。现在将更详细地描述根据示例实施例的基底结构的各个组成部分。在示例实施例中，支撑基底160可以支撑其上的结构。然而，支撑基底160可以不是其上实质上形成有单元元件(例如，晶体管)的基底。因此，可以使用各种半导体基底作为支撑基底160。例如，支撑基底160可以是在单晶硅基底、非晶硅基底、多晶硅基底中选择的任何一种。另外，支撑基底160甚至可以包括含有晶体缺陷或颗粒的基底。另外，甚至可以使用在形成元件时被确定为不适当的基底的低水平基底作为支撑基底160。具有必要组成部分(例如，导电层图案122或半导体图案104)的绝缘层150可以设置在支撑基底160上。绝缘层150的一个表面可以直接结合到支撑基底160的顶表面， 并可以设置在支撑基底160上。为此，绝缘层150的结合到支撑基底160的顶表面的表面可以被平坦化。绝缘层150可以包括氧化硅层。氧化硅层可以包括高密度等离子体(HDP) 氧化物层、玻璃上旋涂(SOG)氧化物层、原硅酸四乙酯(TEOS)层、由自由基氧化形成的氧化物层等。在示例实施例中，多个线形导电层图案122可以沿第一方向延伸，并可以设置为在绝缘层150中彼此隔开且设置在距绝缘层150的顶表面一定深度的位置。在示例实施例中，该深度可以是预定的，或者可以不是预定的。另外，多个半导体图案104可以同样沿第一方向延伸，并且还可以设置为在绝缘层150中且在导电层图案122上彼此隔开。在示例实施例中，半导体图案104的顶表面和绝缘层150的顶表面可以设置为位于基本相同的高度。也就是说，半导体图案104的顶表面可以暴露于绝缘层150的外部。如图所示，线形半导体图案104和线形导电层图案122在平面上彼此叠置，并具有基本上相同的形状。在示例实施例中，每个半导体图案104的第二方向宽度可以比每个导电层图案122的第二方向宽度大一定程度。在示例实施例中，该程度可以是预定的，或者可以不是预定的。在示例实施例中，该程度可以与设置在导电层图案122的两侧的分隔件140的第二方向宽度基本上相同。导电层图案122可以包括金属或金属硅化物材料。导电层图案122的示例可以包括钨、铝、铜钴、硅化镍、硅化钴和硅化钨。导电层图案122可以单独使用这些材料或以这些材料中的两种或更多种材料的组合形式形成。另外，半导体图案104可以包括单晶半导体， 例如单晶硅。然而，形成导电层图案122和半导体图案104的材料不限于这里列举的材料， 而是可以使用除了这里列举的材料以外的各种材料来用于导电层图案122或半导体图案 104。阻挡层图案112可以进一步设置在每个导电层图案122的顶表面上。设置在半导体图案104和导电层图案122之间的阻挡层图案112可以是用于防止或减少包含在导电层图案122中的金属元素或导电元素扩散到半导体图案104中或防止或减少半导体图案104 中的半导体元素扩散到导电层图案122中的一种扩散阻挡层。阻挡层图案112可以用作扩散阻挡层，并且在半导体图案104和导电层图案122之间提供欧姆接触，同时改善接触特性。阻挡层图案112可以包括金属、金属氮化物或金属硅化物材料。例如，阻挡层图案112 可以由钛、氮化钛、钽、氮化钽、氮化钨、硅化钨、硅化钴、硅化镍等制成。阻挡层图案112可以单独使用这些材料或以这些材料中的两种或更多种材料的组合形式形成。另外，覆层图案132可以进一步设置在导电层图案122的底表面上。用于在稍后描述的基底结构的制造方法中执行图案化工艺的覆层图案132可以保留在导电层图案122 的底表面上，如图所示，稍后将更详细地对此进行描述。覆层图案132可以包括绝缘材料， 例如氧化硅、氮化硅或氮氧化硅。分隔件140可以进一步设置在覆层图案132、导电层图案122和阻挡层图案112顺序地堆叠的堆叠结构的两个侧壁上。用于在稍后描述的基底结构的制造方法中执行图案化工艺的分隔件140可以保留在覆层图案132、导电层图案122和阻挡层图案112的两个侧壁上，如图所示，稍后将更详细地对此进行描述。分隔件140可以包括绝缘材料，例如氧化硅、
氮化硅或氮氧化硅。在示例实施例中，半导体装置(例如，晶体管)可以使用该基底结构。在这种情况下，可以将半导体图案104用作为有源区，并将绝缘层150用作为将半导体图案104彼此隔开的隔离区。另外，设置在半导体图案104下方的导电层图案122可以通过绝缘层150而彼此隔开，并可以用作埋置布线。例如，导电层图案122可以作为用于向晶体管的漏区施加电压的位线。接下来，将描述制造在图1和图2中示出的基底结构的方法。首先，参照图3，提供将结合到支撑基底160的半导体基底100。这里，将半导体基底100的一部分用作用于形成装置(例如，晶体管)的半导体层，即，作为有源区。为此，半导体基底100可以由单晶半导体(例如，单晶硅)制成，但示例实施例不限于此。而是，半导体基底100可以由各种半导体材料制成。在下面的描述中，为了便于解释半导体基底100 的两个表面，将设置在将要结合到支撑基底160的一侧的表面称作第一表面Si，将设置为与第一表面Sl相对的表面称作第二表面S2。随后，在半导体基底100中形成离子注入层102。离子注入层102是在随后的工艺(见图10)中切割的表面，并可以在第一表面Sl上使用例如氢离子注入工艺来形成离子注入层102。可以通过离子注入层102将半导体基底100分为上部分IOOa和下部分100b。 这里，将半导体基底100的上部分IOOa用作半导体层，并在随后的切割工艺(见图10)中去除下部分100b。如果需要，则可以将离子注入层102形成在距离第一表面Sl的一定深度处。在示例实施例中，该深度可以是预定的，或者可以不是预定的。在离子注入工艺中，在高压下使原子或分子离子加速，从而具有能穿到目标材料表面层中的足够高的能量，并允许加速的离子与目标材料碰撞，从而注入到目标材料中。因此，可以调节用于加速离子的离子注入能量的幅值，由此调节离子注入层102的深度。另夕卜，可以调节注入的离子的量，由此调节离子注入层102的离子分布。在示例实施例中，因为离子注入层102很可能在参考温度(例如500°C或更高， 该参考温度可以是预定的，或者可以不是预定的)下被切割，所以可以在参考温度(例如 500°C或更低)以上执行在形成离子注入层102的工艺(见图4至图9)和随后的切割工艺 (见图10)之间执行的工艺。稍后将再更详细地对此进行描述。参照图4，可以在半导体基底100的第一表面Sl上形成阻挡层110。阻挡层110可以被形成为防止或减少包含在导电层120中的金属元素或导电元素扩散到半导体基底100 中或者防止或减少半导体基底100中的半导体元素扩散到导电层120中。可以使用各种沉积方法(例如，溅射或化学气相沉积(CVD))来形成阻挡层110。 在示例实施例中，可以在500°C或更低的温度下沉积阻挡层110。另外，可以通过沉积金属、金属氮化物或金属硅化物材料来形成阻挡层110。例如，阻挡层110可以由钛、氮化钛、钽、 氮化钽、氮化钨、硅化钨、硅化钴或硅化镍制成。可以单独使用这些材料或以这些材料中的两种或更多种材料的组合形式来形成阻挡层110。接下来，可以在阻挡层110上形成用于形成埋置布线的导电层120。可以使用各种沉积方法来形成导电层120。在示例实施例中，可以在500°C或更低的温度下沉积导电层 120。另外，可以通过沉积金属或金属硅化物材料来形成导电层120。例如，导电层120可以由钨、铝、铜钴、硅化镍、硅化钴或硅化钨制成。可以单独使用这些材料或以这些材料中的两种或更多种材料的组合形式来形成导电层120。在示例实施例中，可以在导电层120上形成覆层130。覆层130可以在稍后将描述的蚀刻导电层120(见图5)和蚀刻半导体基底100(见图6)的工艺中保护导电层120的同时用作蚀刻掩模。可以使用各种沉积方法来形成覆层130。在示例实施例中，可以在500°C 或更低的温度下沉积覆层130。另外，可以通过在导电层120上沉积绝缘材料(例如，氧化硅、氮化硅或氮氧化硅)来形成覆层130。在示例实施例中，可以根据导电层120的构造从在图4中示出的工艺中省去阻挡层110的形成。参照图5，可以在覆层130上形成覆盖将要形成埋置布线的预备区域的掩模图案 (未示出)，并可以使用该掩模图案作为蚀刻掩模将覆层130各向异性地蚀刻，以形成覆层图案132。在示例实施例中，掩模图案(未示出)可以是预定的，或者可以不是预定的。可以使用该掩模图案和/或覆层图案132作为蚀刻掩模将导电层120和阻挡层110各向异性地蚀刻，以形成导电层图案122和阻挡层图案112。在示例实施例中，埋置布线(图1和图2的122)可以沿第一方向延伸，并且多个埋置布线可以被形成为彼此隔开。因此，掩模图案可以成形为沿第一方向延伸的线形，从而覆盖线形埋置布线。因此，作为该工艺的结果，可以形成包括沿第一方向延伸的线形阻挡层图案112、导电层图案122和覆层图案132的堆叠结构。均包括线形阻挡层图案112、导电层图案122和覆层图案132的多个堆叠结构可以被形成为彼此隔开。在示例实施例中，分隔件140可以形成在堆叠结构(112、122和132)的两个侧壁上。更具体地说，可以在具有堆叠结构(112、122和132)的所得结构的整个表面上形成将作为分隔件140的材料层，并将材料层遮蔽蚀刻，由此形成分隔件140。这里，可以通过在阻挡层图案112、导电层图案122和覆层图案132的侧壁上沉积绝缘材料(例如，氧化硅、氮化硅或氮氧化硅)来形成作为分隔件140的材料层。结果，通过堆叠结构(112、122和132)和形成在其侧壁上的分隔件140暴露半导体基底100的第一表面Sl的一部分，从而由该工艺得到的导电层图案122形成稍后将描述的埋置布线。如上所述，将导电层图案122和埋置布线延伸的方向称作第一方向，并将在同一平面与第一方向交叉的方向称作第二方向。参照图6，可以使用覆层图案132和分隔件140作为蚀刻掩模将半导体基底100各向异性地蚀刻到一定深度，由此形成设置在堆叠结构(112、122和13 和分隔件140下方且沿第一方向延伸的线形半导体图案104。在示例实施例中，可以将半导体基底100各向异性地蚀刻到预定的深度。线形半导体图案104和堆叠结构(112、122和132)可以彼此平面地叠置，从而它们具有类似的形状。这里，半导体图案104的第二方向宽度wl可以是分隔件140的第二方向宽度，该宽度可比堆叠结构(112、122和13 的第二方向宽度大。在示例实施例中，半导体基底100被蚀刻的深度(g卩，半导体图案104的高度hi) 可以小于半导体基底100的厚度。另外，蚀刻的深度可以小于半导体基底100的上部分IOOa 的厚度。因此，半导体图案104的最下面的部分可以与离子注入层102隔开一定距离。在示例实施例中，半导体图案104的最下面的部分和离子注入层102之间的距离可以是预定的，或者可以不是预定的。如上所述，可以调节半导体图案104的高度hl，从而防止或减少缺陷的产生。然而，在离子注入层102的形成中会不可避免地在离子注入层102周围产生一些缺陷。因为在随后的工艺中会将半导体图案104用作有源区以形成半导体装置(例如， 晶体管)，所以期望的是，不应产生缺陷或者至少使缺陷最少化。由于以上工艺所形成的多个半导体图案104未彼此分离，因为它们通过位于半导体图案104下方的半导体基底100的上部分IOOa彼此连接。参照图7，可以在堆叠结构(112、122和132)、分隔件140和半导体图案104上形成绝缘层150。在示例实施例中，可以将绝缘层150形成到足够的厚度，从而在填充分隔件 140和半导体图案104之间的空间的同时覆盖堆叠结构(112、122和132)的顶部。可以使用各种沉积方法(例如，溅射或化学气相沉积(CVD))来形成绝缘层150。 在示例实施例中，可以在500°C或更低的温度下沉积绝缘层150。另外，绝缘层150可以包括氧化硅层。氧化硅层可以包括高密度等离子体(HDP)氧化物层、玻璃上旋涂(SOG)氧化物层、原硅酸四乙酯(TEOS)层、由自由基氧化形成的氧化物层等。如图所示，绝缘层150可以具有平坦化的表面。为此，在沉积用于形成绝缘层150 的绝缘材料之后，还可以执行平坦化工艺，例如化学机械抛光(CMP)工艺。绝缘层150的平坦化的表面可以是用于结合到稍后将描述的支撑基底160的表面。可以将绝缘层150用作将半导体图案104彼此隔开的隔离区域，当半导体装置 (例如，晶体管)在随后的工艺中使用该基底结构时，将半导体图案104用作有源区。在示例实施例中，半导体装置可以是预制的或预定的。参照图8，可以提供支撑基底160。如上所述，支撑基底160可以是在单晶硅基底、 非晶硅基底、多晶硅基底中选择的任何一种。另外，支撑基底160甚至可以包括含有晶体缺陷或颗粒的基底。另外，甚至可以使用在形成元件中被确定为不适当的基底的低水平基底作为支撑基底160。在示例实施例中，可以将绝缘层150结合到支撑基底160，使得支撑基底160的顶表面接触绝缘层150的顶表面。换言之，通过颠倒在图7中示出的工艺的所得产品，将绝缘层150结合到支撑基底160，使得半导体基底100的第一表面Sl面对支撑基底160的顶表面。现在将更详细地描述结合工艺。可以通过例如向其添加水来使支撑基底160的顶表面和绝缘层150的顶表面具有亲水性，并可以使支撑基底160和绝缘层150的亲水性的顶表面彼此接触。然后，支撑基底160和绝缘层150可以通过在接触表面上形成的OH基团之间施加的范德华力彼此结合。结合工艺可以在500°C或更低的温度下执行，例如，在室温至400°C的范围内执行。因为在结合工艺期间未使不易结合的材料(例如，金属性材料)暴露于结合表面，所以容易地实现结合，并且能够在没有松动的情况下将两个基底(即，半导体基底100和支撑基底160)精确地彼此结合。然而，示例实施例不将结合工艺局限于这里列举的结合工艺，可以以各种方式执行结合工艺。作为上述结合的结果，如在图9中所示，在图7中示出的工艺的所得产品倒置地设置在支撑基底160上。因此，半导体基底100的第一表面Sl面对支撑基底160的顶表面， 并且半导体基底100的第二表面S2是图9的所得结构的顶表面。另外，具有顺序地堆叠的覆层图案132、导电层图案122和阻挡层图案112的堆叠结构(132、122、112)在沿第一方向延伸的同时埋置在绝缘层150中，并且沿第一方向延伸的半导体图案104设置在绝缘层 150中且在堆叠结构(132、122、112)上。参照图10，可以沿先前形成的离子注入层102切割半导体基底100，从而去除半导体基底100的下部分IOOb而仅保留半导体基底100的上部分100a。可以在500°C或更高的温度下对半导体基底100进行热处理来执行切割。在示例实施例中，由切割得到的半导体基底100的上部分IOOa会具有不平坦的表面，或可能包括在离子注入层102的形成中(见图幻产生的缺陷。然而，在执行在图11中示出的工艺的同时，可以解决这些问题或者使这些问题最少化，稍后将对此进行描述。参照图11，可以去除半导体基底100的剩余的上部分IOOa以暴露绝缘层150。结果，通过半导体基底100的上部分IOOa彼此连接的多个半导体图案104可以通过绝缘层 150彼此隔开。因此，当在随后的工艺中使用半导体装置(例如，晶体管)时，可以将半导体图案104用作有源区，并可以将绝缘层150用作将半导体图案104彼此隔开的隔离区域。 另外，可以将作为埋置布线的导电层图案122设置在用作有源区的半导体图案104下方，因此，当在随后的工艺中形成或使用装置(例如，晶体管)时，可以使用导电层图案122作为布线(例如，位线)。可以通过抛光(例如，CMP)或干蚀刻来执行半导体基底100的上部分IOOa的去除。在该工艺中，可以将半导体图案104彼此隔离，并可以解决包括由在图10中示出的工艺产生的半导体基底100的上部分IOOa具有不平坦表面的问题或在离子注入层102 的形成中产生的缺陷，或者可以使这样的问题或缺陷最少化。这是因为在该工艺中可以去除半导体基底100的上部分IOOa的表面。作为图3至图11中示出的工艺的结果，可以制造出在图1和图2中示出的基底结构，但不限于此。可选地，也可以通过其它方法来制造在图1和图2中示出的基底结构。根据上面描述的基底结构及其制造方法，可以至少实现以下效果。也就是说，因为示例实施例的基底结构可以包括低电阻埋置布线，所以可以提高半导体装置的特性。另外，因为将被用作埋置布线的导电层首先被图案化，并且将被用作有源区的半导体基底随后被图案化，所以可以解决在图案化中产生的问题。详细地说，与在近来的技术中一样，如果有源区首先被图案化，并且导电层随后被图案化，则在导电层的图案化中产生的金属性材料或副产物会附着到有源区的侧壁，从而导致有源区的污染。在根据示例实施例的基底结构的制造方法中，可以改变图案化顺序，以解决这些问题或使这些问题最少化。此外，因为根据示例实施例的基底结构具有埋置的导电层，所以图案化的导电层自身可以用作布线，由此简化并有助于随后的装置形成工艺。
同时，因为上面描述的基底结构在具有埋置布线的同时具有有源区和隔离区域， 所以该基底结构可以在制造各种半导体装置中使用。例如，上面描述的基底结构可以用在制造具有垂直沟道晶体管的半导体装置中。在这种情况下，可以使用埋置布线作为位线，现在将参照图12至图18更详细地描述其示例。图12是根据示例实施例的半导体装置的透视图，图13是沿A-A’线、B_B’线和 C-C'线截取图12中示出的半导体装置获得的剖视图。这里，图12中的A-A’线与图1中的A-A’线相同。在图12中，为了清楚地示出包括在根据示例实施例的半导体装置中的组成部分，在图中仅示出了绝缘层150的一部分，具体地说，仅示出了绝缘层150的位于埋置布线下方的部分。然而，应当指出，在图12中示出的绝缘层150可以与在图13中示出的绝缘层150基本上相同。可以使用与先前描述的基本上相同的基底结构来制造在图12和图13中示出的示例半导体装置。参照图12和图13，根据示例实施例的半导体装置可以包括支撑基底160、设置在支撑基底160上的绝缘层150、埋置在绝缘层150中且沿一定方向(例如，沿第一方向)延伸的线形导电层图案122、设置在导电层图案122上且包括线形下半导体图案10 和柱形上半导体图案104b的有源区以及设置在有源区中的晶体管。现在将更详细地描述根据示例实施例的基底结构的各个组成部分。包括在根据示例实施例的半导体装置中的支撑基底160和埋置在绝缘层150中的导电层图案122可以与在图1和图2中描述的支撑基底160和导电层图案122基本上相同。 设置在导电层图案122上的阻挡层图案112、设置在导电层图案122下方的覆层图案132和设置在堆叠结构(132、122和112)的两个侧壁上的分隔件140也可以与在图1和图2中示出的阻挡层图案112、覆层图案132和分隔件140基本上相同。在根据示例实施例的半导体装置中，可以使用导电层图案122作为埋置布线(具体地说，位线)，稍后将对此进行描述。可以另外地通过将在图1和图2中示出的半导体图案104图案化来形成线形下半导体图案10 和柱形上半导体图案104b。详细地说，线形下半导体图案10 是半导体图案 104的未被图案化的部分，并且在沿第一方向延伸的同时设置在堆叠结构(132、122和112) 上。通过将半导体图案104的顶部图案化来形成柱形上半导体图案104b，并且柱形上半导体图案104b在从下半导体图案10 垂直地突出的同时设置在下半导体图案10 上。这里，多个上半导体图案104b可以设置在一个下半导体图案10 上。另外，示例实施例示出了上半导体图案104b具有矩形柱形状，但是本发明不限于此。可选地，上半导体图案104b 可以成形为圆柱形或多棱柱形。同时，应当指出，下半导体图案10 和上半导体图案104b 的虚线用于指示源区/漏区(S/D)，而不是划分下半导体图案10 和上半导体图案104b。在下面的描述中，为了便于解释，将沿第一方向布置的多个上半导体图案104b称作成列的上半导体图案104b，并将沿第二方向布置的多个上半导体图案104b称作成行的上半导体图案104b。在图12中，上半导体图案104b的列数为3，上半导体图案104b的行数为2。然而，示例实施例不限于此。在示例实施例中，可以将设置在成行的上半导体图案104b之间的绝缘层150蚀刻到与上半导体图案104b的高度对应的深度，然后将其去除。因此，成行的上半导体图案 104b之间的绝缘层150的顶表面的高度与下半导体图案10 的顶表面的高度基本上相同，并且在第一方向上，上半导体图案104b的两个侧壁可以暴露出来。另外，沿第二方向彼此相邻的有源区(即，下半导体图案10 和上半导体图案104b)可以彼此由绝缘层150隔开。晶体管可以形成在包括下半导体图案10 和上半导体图案104b的有源区中。晶体管可以包括栅极绝缘层180、栅电极、栅极线192的源区S和漏区D。如图所示，因为源区 S和漏区D上下设置，所以该晶体管具有与支撑基底160基本上垂直的沟道。栅极绝缘层180可以至少设置在上半导体图案104b的相对的暴露的侧壁上。栅极绝缘层180可以包括例如氧化硅。栅极线192可以设置在成行的上半导体图案104b之间，并可以在接触栅极绝缘层 180的同时沿第二方向延伸。可以将栅极线192的接触栅极绝缘层180并能够向上半导体图案104b的沟道施加电压的部分称作栅电极。因为具有基本上相同深度的下半导体图案 10 和绝缘层150设置在成行的上半导体图案104b之间，所以栅极线192设置在上半导体图案104b上。在示例实施例中，两条栅极线192可以设置在一行上半导体图案104b上。也就是说，一条栅极线192可以接触一行上半导体图案104b的一个侧壁，另一条栅极线192可以接触面对所述一个侧壁的另一侧壁。栅极线192可以在成行的上半导体图案104b之间彼此隔开。栅极线192可以包括掺杂的多晶硅、金属、金属化合物等。例如，栅极线192可以包括钨、钛、铝、钽、氮化钨、氮化铝、氮化钛、钛铝、硅化钨、硅化钛和硅化钴，它们可以单独使用或以组合方式使用。在示例实施例中，栅极线192的高度可以基本上小于每个上半导体图案104b的高度。也就是说，每个上半导体图案104b的顶部的部分可以相对于栅极线192向上突出。源区S可以在设置在相对于栅极线192向上突出的上半导体图案104b上的同时设置在下半导体图案10 上。漏区D可以在设置在相对于栅极线192向上突出的上半导体图案104b下方的同时设置在下半导体图案10 上。可以在某种程度上调节源区S和漏区D的垂直位置。例如，漏区D的最上面的部分可以略微高于栅极线192的最下面的部分。 可选地，源区S的最下面的部分可以略微低于栅极线192的最上面的部分。源区S/漏区D 可以包括基本上相同的杂质，例如N型杂质。相比之下，设置在源区S和漏区D之间的沟道区可以包括与在源区S/漏区D中包括的杂质不同的杂质，例如P型杂质。漏区D可以设置在下半导体图案10 上，并可以沿第一方向(即，与下半导体图案10 延伸的方向相同的方向)延伸。因为漏区D的底表面可以接触埋置布线(即，设置在漏区D下方的导电层图案12 ，所以漏区D和埋置布线可以彼此电连接。在这种情况下， 因为将具有相对低的电阻的埋置布线用作位线，所以可以提高根据示例实施例的半导体装置的电特性。此外，因为根据示例实施例的半导体装置具有垂直沟道晶体管，所以可以提高半导体装置的集成度。虽然未示出，但是电连接到源区S的电容器(未示出)可以进一步设置在上半导体图案104b上。在这种情况下，可以实现具有IT 1C(1晶体管1电容器)结构晶胞(unit cell)的半导体存储装置，例如DRAM。在示例实施例中，已经描述了具有垂直沟道晶体管的半导体装置。具体地说，示例实施例已经示出具有设置在一行上半导体图案104b上的两条栅极线192的半导体装置，这两条栅极线192包括接触一行上半导体图案104b的一个侧壁的一条栅极线192和接触面对所述一个侧壁的另一侧壁的另一条栅极线192。然而，本发明不限于这里示出的示例。根据本发明，只要栅极线沿垂直于第一方向的第二方向延伸，同时栅极线的一部分(即，栅电极)接触上半导体图案104b的至少一个表面，栅电极和/或栅极线的形状和数量就可以以各种方式改变。图14至图18示出了制造在图12和图13中示出的基底结构的方法的工艺。具体地说，图14至图18是沿图12的A-A，、B-B，和C-C’线截取的剖视图。可以使用与先前描述的基底结构基本上相同的基底结构来制造根据示例实施例的半导体装置。首先，提供与在图1和图2中示出的基底结构基本上相同的基底结构。也就是说， 提供基底结构。如前面所描述的，基底结构可以包括支撑基底160 ；设置在支撑基底160 上的绝缘层150 ；多个堆叠结构(132、122和112)，设置在绝缘层150中、沿第一方向延伸且具有顺序地堆叠的覆层图案132、导电层图案122和阻挡层图案112 ；设置在每个堆叠结构(132、122和11 的相对侧壁上的分隔件140 ；半导体图案104，在沿第一方向延伸的同时设置在堆叠结构(132、122和112)和分隔件140上，并具有暴露于绝缘层150的外部的顶表面。可以通过执行在图3至图11中示出的工艺来形成基底结构，但示例实施例不限于此。参照图14，为了在用作有源区的半导体图案104中形成源区和漏区，执行离子注入工艺。这里，可以通过调节离子注入能量单独地形成设置在半导体图案104上的源区S和设置在半导体图案104下方的漏区D。可以上下设置源区S和漏区D，并将它们彼此隔开， 并且在源区S和漏区D之间的半导体图案104的一部分处垂直地形成沟道。在示例实施例中，源区S和漏区D之间的距离可以是预定的。可以通过注入第一传导型的杂质(例如，N 型杂质)来形成源区S/漏区D。参照图15，可以在由离子注入得到的基底结构上形成掩模图案170。可以提供掩模图案170来另外使将要用于形成具有期望形状的有源区的半导体图案104图案化。例如，为了形成垂直沟道晶体管，会需要从半导体基底的表面垂直地突出的柱形半导体图案作为有源区。因此，掩模图案170可以具有各种形状，从而如装置所需要的那样将有源区图案化。尽管示例实施例示出了掩模图案170的形状为沿第二方向延伸的线以形成柱形有源区，但是本发明不限于此，也可以使用具有岛形状(例如，多边形或圆形)的掩模图案。参照图16，可以使用沿第二方向延伸的线形掩模图案170作为蚀刻掩模将半导体图案104蚀刻到一定深度。在示例实施例中，蚀刻的深度可以是预定的，或者可以不是预定的。在示例实施例中，可以蚀刻半导体图案104，直到到达与漏区D的最上面的部分接近的部分为止。因此，与在传统的半导体图案104中一样，形成线形下半导体图案10 和柱形上半导体图案104b，即设置在堆叠结构(132、122和112)上且沿第一方向延伸的线形下半导体图案10 和设置在下半导体图案10 上且从下半导体图案10 垂直地突出的柱形上半导体图案104b。这里，可以根据掩模图案170的数量在一个下半导体图案10 上形成多个上半导体图案104b。尽管示例实施例示出了上半导体图案104b具有方形柱形状，但是本发明不限于此。而是，根据掩模图案170的形状，上半导体图案104b可以成形为圆柱形或多棱柱形。在该工艺中，可以调节蚀刻深度，使得上半导体图案104b的最下面的部分与漏区D的最上面的部分处于相同的高度，或者略微低于漏区D的最上面的部分。
如上所述，在该实施例中，为了形成垂直沟道晶体管，由通过另外地蚀刻半导体图案104所形成的下半导体图案10 和上半导体图案104b构成有源区。在该工艺中，除了使用掩模图案170作为蚀刻掩模来蚀刻半导体基底104之外，还可以使用掩模图案170作为蚀刻掩模来蚀刻绝缘层150。也就是说，可以使用掩模图案170 作为蚀刻掩模来将半导体基底104和绝缘层150 —起蚀刻。因此，蚀刻的绝缘层150的顶表面可以与下半导体图案10 的顶表面处于相同的高度。如上所述，可以通过将半导体基底104和绝缘层150 —起蚀刻而在成行的上半导体图案104b之间提供可形成栅极线的空间(在下文中将称作沟槽(T))。稍后将描述栅极线的形成。当蚀刻被掩模图案170暴露的半导体基底104和/或绝缘层150时，上半导体图案104b的相对侧壁可以沿第一方向暴露。对由此暴露的上半导体图案104b的相对侧壁执行用于形成沟道的离子注入工艺。可以执行离子注入工艺，使得杂质注入到上半导体图案 104b的位于源区S和漏区D之间的侧壁中。为了形成沟道，可以向上半导体图案104b注入与源区S/漏区D的杂质(例如，P型杂质)不同的第二传导型杂质。接下来，参照图17，可以在暴露的上半导体图案104b的相对侧壁上形成栅极绝缘层180。可以将栅极绝缘层180设置为使上半导体图案104b与稍后将描述的栅极线绝缘。 栅极绝缘层180可以包括例如氧化硅，并可以通过热氧化形成。如果通过例如热氧化来形成栅极绝缘层180，则如在图17中所示，栅极绝缘层180还可以形成在暴露的上半导体图案 104b上，例如，形成在下半导体图案10 的顶表面上，以及形成在上半导体图案104b的相对侧壁上。在示例实施例中，可以在所得结构的整个表面上形成用于形成栅极线的导电层 (未示出)，并可以将导电层遮蔽蚀刻以减小高度。结果，形成埋置在成行的上半导体图案 104b之间的沟槽(图16的T)中的用于形成栅极线的导电图案190。导电图案190可以被形成为在埋置在空间T中的同时其顶表面高度与围绕源区S的区域(即，源区S的最下面的部分)的高度相同或者略微高。因此，导电图案190可以被形成为在沿第二方向延伸的同时至少接触上半导体图案104b的相对侧壁的沟道区。在示例实施例中，导电图案190可以设置在成行的上半导体图案104b之间。这里， 导电图案190可以接触一行上半导体图案104b和与所述一行上半导体图案104b相邻的另一行上半导体图案104b。因此，会需要切割行之间的导电图案190，并相应地执行图18的工艺。参照图18，可以沿第二方向蚀刻导电图案190的设置在成行的上半导体图案104b 之间的中央部分，由此形成彼此隔开的栅极线192。因此，可以为每一行上半导体图案104b 设置两条栅极线192，即，接触一行上半导体图案104b的一个侧壁的一条栅极线192和接触面对所述一个侧壁的另一侧壁的另一条栅极线192。在示例实施例中，为了完全地切割导电图案190，应当将导电图案190过蚀刻到某种程度。因此，可以一起蚀刻由于蚀刻导电图案190而暴露的栅极绝缘层180或者设置在导电图案190下方的下半导体图案10 或绝缘层150。接下来，将参照图19和图20描述根据示例实施例的半导体装置。图19是根据示例实施例的半导体装置的透视图，图20是在图19中示出的半导体装置的平面图。可以使用在形成如在图1中示出的基底结构的过程中获得的中间结构(即，在图5中示出的结构)来制造根据示例实施例的半导体装置。为了清楚地示出包括在根据示例实施例的半导体装置中的组件，图19仅示出了图20的一部分，即，沿两个行和两条字线设置的有源区，同时略去了绝缘层和隔离层的部分。参照图19和图20，根据示例实施例的半导体装置可以包括支撑基底160、设置在支撑基底160上的绝缘层150、埋置在绝缘层150中且沿一定方向(例如，沿第一方向)延伸的线形导电层图案122、设置在导电层图案122上作为有源区的柱形半导体图案1000以及设置在每个半导体图案1000上的两个晶体管。现在将更详细地描述根据示例实施例的半导体装置的各个组件。包括在根据示例实施例的半导体装置中的支撑基底160和埋置在绝缘层150中的导电层图案122可以与在图1和图2中描述的支撑基底160和导电层图案122基本上相同。 另外，设置在导电层图案122上的阻挡层图案112、设置在导电层图案122下面的覆层图案 132以及设置在堆叠结构(132、122和112)的两个侧壁上的分隔件140也可以与在图1和图2中示出的阻挡层图案112、覆层图案132和分隔件140基本上相同。在根据示例实施例的半导体装置中，导电层图案122可以作为埋置布线，具体地说，可以作为位线。可以通过对如在图5中示出的半导体基底100进行图案化来形成柱形上半导体图案1000。半导体图案1000可以基本上为矩形形状，并可以具有比第一方向宽度大的第二方向宽度。半导体图案1000可以由设置在其下方的位线BL沿第二方向分为三个部分。也就是说，半导体图案1000的中心可以与位线BL叠置，中心的相对侧可以与位线BL之间的区域叠置。在下面的描述中，为了便于解释，将半导体图案1000的与位线BL叠置的部分称作中心，将半导体图案1000的位于中心左侧的部分称作第一侧，并将半导体图案1000的位于中心右侧的部分称作第二侧。半导体图案1000可以沿第二方向具有两个相对的侧表面。沟道区可以设置在半导体图案1000的与半导体图案1000的第一侧和第二侧对应的第一侧表面和第二侧表面处。另外，第一源区和第二源区可以与半导体图案1000的第一侧和第二侧对应地设置在半导体图案1000上，并且公共漏区可以与半导体图案1000的中心对应地形成在半导体图案 1000下方。公共漏区可以直接连接到位线BL。这里，多个半导体图案1000可以在与位线BL叠置的同时以Z字形构造布置。也就是说，如果位于一列上的多个半导体图案1000被布置为与例如奇数行的位线BL叠置，则位于与该列相邻的列上的多个半导体图案1000可以被布置为与例如偶数行的位线BL图案叠置。因此，位于一列上的半导体图案1000的第一侧可以面对位于其相邻列上的半导体图案1000的第二侧。除了稍后将描述的栅电极G的空间以外，可以在这些半导体图案1000之间存在隔离层(未示出)，以将这些半导体图案1000彼此隔开。栅电极G可以设置在一列半导体图案1000的第一侧和与所述一列半导体图案 1000相邻的另一列半导体图案1000的第二侧之间。字线WL可以设置在成列的半导体图案 1000之间的隔离层(未示出)上方，并可以在连接栅电极G的同时沿第二方向延伸。在该构造中，可以为由隔离层隔开的每个半导体图案1000形成具有第一沟道和第二沟道的两个晶体管，并且两个晶体管共享漏区。也就是说，可以通过在有源区中形成两个存储单元实现高度集成的装置。
虽然已经参照本发明的示例实施例具体示出并描述了本发明，但本领域普通技术人员应当理解，在不脱离如权利要求限定的本发明的精神和范围的情况下，可以在这里做出形式和细节方面的各种改变。因此，期望的是，示例实施例应当在所有方面被视为是示例性的且非限制性，应当参考权利要求而非上面的描述来表明本发明的范围。
权利要求
1.一种基底结构，所述基底结构包括 支撑基底；绝缘层，位于所述支撑基底上；线形导电层图案，位于所述绝缘层中，所述线形导电层图案沿第一方向延伸；以及线形半导体图案，位于所述线形导电层图案上，所述线形半导体图案沿所述第一方向延伸并具有暴露到所述绝缘层外部的顶表面。
2.根据权利要求1所述的基底结构，其中，所述线形半导体图案位于所述绝缘层中。
3.根据权利要求1或2所述的基底结构，其中，所述线形导电层图案包括金属和金属硅化物材料中的一种，所述线形半导体图案包括单晶半导体材料。
4.根据权利要求1或2所述的基底结构，所述基底结构还包括 阻挡层图案，位于所述线形导电层图案和所述线形半导体图案之间。
5.根据权利要求4所述的基底结构，其中，所述阻挡层图案包括金属、金属氮化物或金属硅化物材料。
6.根据权利要求1、2或5所述的基底结构，其中，所述线形导电层图案由位于其底表面上的覆层图案和位于其侧壁处的分隔件围绕。
7.根据权利要求6所述的基底结构，其中，所述覆层图案和所述分隔件中的至少一个包括氧化硅、氮化硅和氮氧化硅中的至少一种。
8.根据权利要求1、2或7所述的基底结构，其中，所述线形半导体图案包括位于所述线形导电层图案上的线形下半导体图案和位于所述线形下半导体图案上的柱形上半导体图案。
9.根据权利要求8所述的基底结构，所述基底结构还包括栅极线，在接触所述上半导体图案的至少一个侧壁的同时沿与所述第一方向交叉的第二方向延伸；以及栅极绝缘层，位于所述上半导体图案和所述栅极线之间，其中，所述线形导电层图案由位于其底表面上的覆层图案和位于其侧壁处的分隔件围绕。
10.根据权利要求9所述的基底结构，其中，所述栅极线包括第一栅极线和第二栅极线，所述第一栅极线接触沿所述第二方向布置的一行上半导体图案的一个侧壁，并且所述第二栅极线接触面对所述一个侧壁的另一侧壁。
11.根据权利要求9所述的基底结构，所述基底结构还包括 阻挡层图案，位于所述线形导电层图案和所述线形半导体图案之间。
12.根据权利要求9所述的基底结构，所述基底结构还包括漏区和源区，分别位于所述下线形半导体图案和所述上半导体图案上，在所述漏区和所述源区之间具有沟道区。
13.—种制造基底结构的方法，所述方法包括 在半导体基底的一个表面上形成导电层；通过将所述导电层图案化形成沿第一方向延伸的线形导电层图案； 通过将由所述导电层图案暴露的半导体基底蚀刻到一定深度来形成位于所述导电层图案下方且沿所述第一方向延伸的线形半导体图案；在所述导电层图案和所述半导体图案上形成绝缘层；将所述绝缘层设置在支撑基底上，使得所述半导体基底的所述一个表面面对所述支撑基底；以及去除所述半导体基底的一部分，使得所述绝缘层从所述半导体基底的第二表面暴露。
14.根据权利要求13所述的方法，其中，所述导电层图案包括金属和金属硅化物材料中的一种，所述半导体图案包括单晶半导体材料。
15.根据权利要求13或14所述的方法，所述方法还包括在形成所述导电层之前在所述半导体基底上形成阻挡层，其中，当将所述导电层图案化时将所述阻挡层图案化，从而在所述导电层图案下方形成阻挡层图案。
16.根据权利要求15所述的方法，其中，所述阻挡层图案包括金属、金属氮化物和金属硅化物材料中的至少一种。
17.根据权利要求13、14或16所述的方法，其中，所述导电层图案由位于其底表面上的覆层图案和位于其侧壁处的分隔件围绕，并且形成所述线形半导体图案的步骤包括使用所述覆层图案和所述分隔件作为蚀刻掩模。
18.根据权利要求17所述的方法，其中，所述覆层图案和所述分隔件中的至少一个包括氧化硅、氮化硅或氮氧化硅。
19.根据权利要求13、14、16和18中的任一项所述的方法，所述方法还包括在所述半导体基底中形成离子注入层，所述离子注入层被形成为距离所述半导体基底的所述一个表面一定深度处，并且去除所述的半导体基底一部分的步骤包括使用所述离子注入层作为切割表面来切割所述半导体基底。
20.根据权利要求19所述的方法，其中，所述线形半导体图案的高度小于所述离子注入层的所述深度，并且去除所述半导体基底的一部分的步骤还包括在所述半导体基底被切割之后将切割的半导体基底进行抛光或蚀刻，从而暴露所述绝缘层。
21.根据权利要求19所述的方法，其中，切割所述半导体基底的步骤包括在大于或等于参考温度的温度下对所述半导体基底进行热处理，并且在切割所述半导体基底的步骤之前的工艺在比所述参考温度低的温度下执行。
22.根据权利要求13、14、16、18、20和21中的任一项所述的方法，其中，将所述绝缘层设置在所述支撑基底上的步骤包括在所述绝缘层的一个表面和所述支撑基 底的一个表面分别为亲水性的情况下，使所述绝缘层的所述一个表面结合到所述支撑基底的所述一个表面。
23.根据权利要求13、14、16、18、20和21中的任一项所述的方法，所述方法还包括 通过将所述线形半导体图案进行图案化在所述导电层图案上形成沿所述第一方向延伸的线形下半导体图案，并在所述线形下半导体图案上形成柱形上半导体图案；以及形成栅极线，所述栅极线沿与所述第一方向交叉的第二方向延伸，同时接触所述柱形上半导体图案的至少一个侧壁，在所述柱形上半导体图案和所述栅极线之间具有栅极绝缘层。
24.根据权利要求23所述的方法，其中，将所述线形半导体图案进行图案化的步骤包括在所述绝缘层和所述线形半导体图案上形成线形掩模图案，并使所述线形掩模图案沿与所述第一方向交叉的所述第二方向延伸；以及使用所述线形掩模图案作为蚀刻掩模将所述线形半导体图案和所述绝缘层蚀刻到一定深度。
25.根据权利要求23或M所述的方法，其中，形成所述栅极线的步骤包括形成第一栅极线和第二栅极线，所述第一栅极线被形成为接触沿所述第二方向布置的一行上半导体图案的一个侧壁，并且所述第二栅极线被形成为接触面对所述一个侧壁的另一侧壁。
26.根据权利要求23或M所述的方法，所述方法还包括在所述半导体基底的所述一个表面上形成所述导电层之前在所述半导体基底的所述一个表面上形成阻挡层，其中，当形成所述线形导电层图案时形成阻挡层图案。
27.根据权利要求23所述的方法，所述方法还包括在所述导电层上形成覆层，其中，形成所述线形导电层图案的步骤在线形导电层图案上形成覆层图案。
28.—种制造基底结构的方法，所述方法包括在半导体基底的表面上形成堆叠结构，所述堆叠结构包括线形导电图案； 蚀刻所述半导体基底，以在所述线形导电图案下方形成线形半导体图案； 在所述堆叠结构、所述线形半导体图案和所述半导体基底上形成绝缘层； 将所述绝缘层结合到支撑基底；以及切割所述半导体基底以暴露所述绝缘层，其中，使用所述堆叠结构作为用于形成所述线形半导体图案的蚀刻掩模。
29.根据权利要求观所述的方法，所述方法还包括调整其上形成有所述绝缘层的所述半导体基底的方向，使得所述半导体基底的所述表面面对所述支撑基底的表面。
30.根据权利要求观或四所述的方法，其中，形成所述堆叠结构的步骤包括在所述半导体基底上形成阻挡层、导电层和覆层，并蚀刻所述阻挡层、所述导电层和所述覆层，以形成所述线形导电图案。
31.根据权利要求30所述的方法，所述方法还包括 在所述线形导电图案的侧面上形成分隔件。
32.根据权利要求31所述的方法，其中，在形成所述线形半导体图案之前在所述线形导电图案的所述侧面上形成所述分隔件，使得所述线形半导体图案的宽度大于所述线形导电图案的宽度。
全文摘要
本发明提供了一种在具有相对低的电阻的埋置布线的同时可解决在制造工艺中产生的问题的基底结构、一种制造该基底结构的方法和一种半导体装置以及一种用于使用该基底结构制造该半导体装置的方法。所述基底结构可以包括支撑基底；绝缘层，位于所述支撑基底上；线形导电层图案，设置在所述绝缘层中，并沿第一方向延伸；线形半导体图案，设置在所述绝缘层中且设置在所述导电层图案上，沿所述第一方向延伸并具有暴露到所述绝缘层外部的顶表面。
文档编号H01L21/336GK102456646SQ20111033998
公开日2012年5月16日 申请日期2011年10月28日 优先权日2010年10月28日
发明者姜泌圭, 崔吉铉, 朴炳律, 裴大录 申请人:三星电子株式会社