专利名称：具有使电容降低的p-本体的LDMOS器件的制作方法
技术领域：
本发明涉及半导体器件，且本发明特别涉及横向扩散金氧半导体场效晶体管(MOSFET) (LDMOS)器件。
背景技术：
诸如直流(DC/DC)转换器的电压调节器是用于提供电子系统稳定的电压源。高效率直流转换器尤为低功率器件的电源管理所需，例如膝上型笔记型电脑和手机。切换电压调节器(或简称「切换调节器」)已知为高效型直流转换器。切换调节器通过以下方式产生输出电压将输入DC电压转换成高频电压，并滤波所述高频输入电压而产生输出DC电压。明确地说，切换调节器包括开关，用以交替耦合及去耦合输入DC电压源(如电池)和负载(如集成电路)。通常包括电感器与电容器的输出滤波器耦接在输入电压源与负载之间，以滤波开关输出，进而提供输出DC电压。控制器(如脉宽调制器或脉频调制器)控制开关，·以维持实质固定不变的输出DC电压。横向扩散金氧半导体(LDMOS)晶体管因有低比接通电阻和高漏极/源极崩溃电压而用于切换调节器。
发明内容
本发明的一方面为一种晶体管，包括注入基板的η-井、源极区、包含η+区的漏极区，以及位于源极区与漏极区间的栅极，所述源极区包括P-本体区和位于P-本体区的Π+区与P+区。P-本体区包括具第一深度、第一横向扩展与第一 P型杂质浓度的第一注入区，和具第二深度、第二横向扩展与第二 P型杂质浓度的第二注入区。第二深度小于第一深度，第二横向扩展大于第一横向扩展，且第二浓度高于第一浓度。P+区和η+区毗连第二注入区。实施方式可包括一或多个下列特征。P-本体区可被配置成将漏极区与源极区间电容降至预定值以下。P-本体区可被配置成降低漏极区与源极区间电容至少30%。第二浓度可为第一浓度的至少两倍。第一浓度可为5Χ1012至I. 1Χ1013。第一深度可比第二深度深约O. 5微米(μ m)。第一深度可为O. 5至I μ m，第二深度可为I至I. 5 μ m。第二注入区可横向延伸到栅极下方，例如小于约O. I μπι。第一注入区的边缘可横向对准栅极的源极侧边。第一注入区可横向延伸到栅极下方，第二注入区则横向延伸到比第一注入区更远的栅极下方。第一注入区可横向延伸到栅极下方约O. 2至O. 25 μπι处。第一注入区和第二注入区可被配置成使栅极与漏极间的电位梯度比只具第二注入区的晶体管的电位梯度和缓。第一注入区和第二注入区可被配置成使晶体管的漏极与源极间电容比只具第二注入区的晶体管的电容小至少15%。栅极可包括第一区域及第二区域，所述第一区域具有为第一厚度的第一氧化层、所述第二区域具有不同第二厚度的第二氧化层。第一厚度可大于第二厚度，第一区域可比第二区域更靠近漏极。栅极可为阶状栅极，第一区域可毗连第二区域。栅极可为双栅极，第一区域可离第二区域预定非零距离。η型掺杂的浅漏极可注入漏极区。
本发明的另一方面为一种制造呈现减少电容性损失的晶体管的方法，包括以下步骤将η-井区注入基板表面、在晶体管的源极区与漏极区间形成栅氧化物、以导电材料覆盖栅氧化物而形成晶体管的栅极、将P-本体区注入晶体管的源极区、在P-本体区的第二注入区中 ，将η+区与ρ+区注入晶体管的源极区，以及将η+区注入晶体管的漏极区。注入P-本体区的步骤包括利用具第一能量且与第一表面法线夹第一角度的第一注入束，注入第一注入区，使第一注入区具有第一深度、第一横向扩展和第二杂质的第一浓度，以及利用具第二能量且与第一表面法线夹第二角度的第二注入束，注入第二注入区，使第二注入区具有第二深度、第二横向扩展和第二杂质的第二浓度，其中第二角度大于第一角度，第二深度小于第一深度，第二能量小于第一能量，第二横向扩展大于第一横向扩展，且第二浓度高于第一浓度。本发明的又一方面为一种晶体管，包括注入基板的η-井、源极区、包括η+区的漏极区，以及位于源极区与漏极区间的双栅极，所述源极区包括位于η-井的ρ-本体区和位于P-本体区的η+区与ρ+区。双栅极包括靠近源极区一侧的第一栅极，和靠近漏极区一侧的第二栅极，第一栅极与第二栅极相隔预定距离，此距离足够使栅极与漏极间的电容，比起除了第一栅极毗连第二栅极之外均具有相同晶胞尺寸与构造的晶体管的电容小至少15%。实施可包括一或多个下列特征。预定距离可小于O. 5 μπι。栅极与漏极间电容可为总体漏极电容的约50%，且栅极与漏极间电容可比起除了第一栅极毗连第二栅极之外均具有相同晶胞尺寸与构造的晶体管的电容小至少15%。第一栅极可包括第一栅氧化层，且第二栅极可包括比第一栅氧化层厚的第二栅氧化层。第一栅氧化层的第一厚度小于约100埃(美>且第二栅氧化层的第二厚度为第一厚度的至少五倍。第一栅氧化层可与第一 η+区和P-本体区部分重迭。第二栅氧化层可与第二 η+区和η型掺杂的浅漏极部分重迭。ρ-本体区可包括具第一深度、第一横向扩展与第一 P型杂质浓度的第一注入区，和具第二深度、第二横向扩展与第二 P型杂质浓度的第二注入区。第二深度小于第一深度，第二横向扩展大于第一横向扩展，且第二浓度高于第一浓度。P+区和η+区可毗连第二注入区。本发明的再一方面为一种晶体管，包括注入基板的η-井、源极区、包括η+区的漏极区，以及位于源极区与漏极区间的双栅极，所述源极区包括位于η-井的ρ-本体区和位于P-本体区的η+区与ρ+区。双栅极包括靠近源极区一侧的第一栅极，和靠近漏极区一侧的第二栅极，第一栅极与第二栅极相隔预定距离，第一栅极耦接第一电极，所述第一电极在晶体管的关闭状态时保持第一电压或浮置，第二栅极耦接第二电极，所述第二电极在晶体管的导通状态时保持浮置或不同的第二电压。实施可包括一或多个下列特征。第一栅极可耦接第一电极，所述第一电极在晶体管的关闭状态时保持第一电压。第二栅极可耦接第二电极，所述第二电极在晶体管的导通状态时保持不同的第二电压。第二栅极可耦接第二电极，所述第二电极在晶体管的导通状态时保持浮置。第一栅极可耦接第一电极，所述第一电极在晶体管的关闭状态时保持浮置。第一电压与第二电压间的差异，足够使栅极与漏极间的电容比有相同构造与晶胞尺寸的晶体管的电容小至少15%，其中在关闭状态时，相同电压施加于第一栅极和第二栅极。栅极与漏极间电容可为总体漏极电容的约50%，且栅极与漏极间电容可比有相同构造与晶胞尺寸的晶体管的电容小20%，其中在关闭状态时，相同电压施加于第一栅极和第二栅极。电压差在关闭状态时可实质为O至6伏特或呈三态,且电压差在导通(ON)状态时可为O至12伏特或呈三态。在关闭(OFF)状态时，第一栅极可接地，且第二电压可为约O至6伏特。在关闭状态时，第一电压可为约0，且第二电压可为约O至2伏特(V)或呈三态。预定距离可小于O. 5 μ m。第一电压、第二电压和预定距离可被配置成使栅极与漏极间电容比有相同构造与晶胞尺寸的晶体管的电容小至少25%，其中第一栅极毗连第二栅极且在相同电压下操作。第二栅氧化层比第一栅氧化层厚。第一栅氧化层的第一厚度小于约100埃，且第二栅氧化层的第二厚度为第一厚度的至少五倍。P-本体区可包括具第一深度、第一横向扩展与第一P型杂质浓度的第一注入区，和具第二深度、第二横向扩展与第二 P型杂质浓度的第二注入区。第二深度小于第一深度，第二横向扩展大于第一横向扩展，且第二浓度高于第一浓度。P+区和η+区可毗连第二注入区。P-本体区的栅极侧边可自行对准第二栅极的源极侧边。η型掺杂的浅漏极可注入漏极区。η型掺杂的浅漏极的栅极侧边可自行对准第一栅极的漏极侧边。一些实施方式可具备一或多个下列优点。LDMOS晶体管的电容性损失因栅极与漏极间、漏极与源极间、及/或P-本体区与η型井间的电容降低而减少。上述电容降低将可减少晶体管的集总电容，并且上述电容降低将可提高对于任何包括此类晶体管的器件(如电压调节器)的给定负载电流的效率。由于电容性损失减少，故也可增进器件的峰效率。·一或多个实施例的细节将配合附图详述于下。其它特征、方面和优点在参阅实施方式说明、图式和权利要求书后，将变得更清楚易懂。
示例实施例将配合附图加以说明，其中相同的元件符号代表相仿的元件，其中图IA为LDMOS器件的截面示意图；图IB为LDMOS器件的另一实施的截面示意图；图2Α至图2C为双栅极LDMOS器件的截面示意图；图3Α至图3Β为绘示LDMOS器件中的电位分布图；图4为图示双栅极LDMOS器件的制造步骤流程图；图5为图示负载电流相应于LDMOS器件的效率特性的曲线图；以及图6为降压转换器的电路图。
具体实施例方式电容性损失会降低晶体管效率。晶体管电容的一个造就因素为漏极与源极间电容。不局限于任何特殊理论，晶体管的漏极与源极间电容是漏极与源极间的电压电位梯度的函数。通过提供晶体管在漏极与源极间扩展电压电位梯度的掺杂轮廓，即通过将电压电位差扩展到更大的量来减少梯度，可使晶体管呈现低电容性损失。晶体管电容的另一造就因素为栅极与漏极间电容。不局限于任何特殊理论，栅极与漏极间电容是栅极与漏极间的电压电位梯度的函数。电容性损失也可通过使用双栅极而减少，所述双栅极包括靠近源极的第一栅极，和与第一栅极相隔并靠近漏极的第二独立控制栅极。特别地，通过将控制电压施加于第一部分，并于第二栅极施加较低的低电压，可使电压电位差扩展到较大的量，进而降低栅极与漏极间电容。此外，假设双栅极尺寸不相对标准栅极增大，则移除部分栅极会缩减所述栅极的总面积，因而降低电容。
参照图1A，图IA为横向扩散金氧半导体(LDMOS)晶体管100的截面示意图。概括来看，晶体管100包括漏极区104、源极区106和栅极区108。LDMOS晶体管100可制造于ρ型基板102的高电压η型井(HNW) 103上。栅极108包括导电层114，例如多晶硅，所述导电层114设置于介电层116上，例如氧化物(如氧化硅)。栅极可为阶状栅极，所述阶状栅极包括如位于栅极的源极侧的第一栅极区110，和如位于栅极的漏极侧的第二栅极区112。第一栅极区110包括薄氧化层116a，而第二栅极区112包括厚氧化层116b。漏极区104可包括η型掺杂的η+区122和η型掺杂的浅漏极(NDD) 124。浅漏极124的掺杂浓度比η+区122低，且浅漏极124延伸到比η+区更深及/或更远的栅极108下方。η+区124经注入接触浅漏极124，例如被浅漏极124围绕。漏极 电极132设置在基板上且电气连接η+区122。源极区106包括η型掺杂的η+区126、ρ型掺杂的ρ+ 区128和ρ型掺杂的P-本体130。ρ-本体130的掺杂浓度比ρ+区128低，且ρ-本体130延伸到比η+区126与ρ+区128较深及比η+区126更深的栅极108下方。η+区126和ρ+区128经注入接触P-本体130，例如被ρ-本体130围绕。源极电极135设置在基板上且电气连接η+区126与ρ+区128。或者，个别接触垫可接触η+区126与ρ+区128。在一些实施中，HNW 103是深注入，且HNW 103通常是比传统CMOS n_井掺杂地更少。在一些实施中，HNW 103具有逆行垂直掺杂轮廓。图IA所示的基础LDMOS结构可以不同方式修改如下。然下述LDMOS晶体管仍依据制造晶体管100的线宽工艺技术配置。例如，包括氧化层116a、116b的LDMOS晶体管可采行线宽O. 18 μπι或以下的工艺技术。图IA所示的LDMOS晶体管可实施做为器件零件，例如电源开关(如用于电压调节器的电源开关)。所述器件通常配置来处理大电流，且所述器件包括多个互相连接的分布式晶体管。例如，分布式晶体管的通道宽度可为约2公尺，以提供约30安培的电流容量。在所述器件中，电气连接η+区124、η+区126和ρ+区128可由上覆金属层上的多个接触垫或电流绕线结构制成。操作时，LDMOS晶体管或包括LDMOS晶体管的器件将呈现电容性损失。不局限于任何特殊理论，电阻性损失是与流过器件的电流平方成正比，而切换损失是与电流成线性比例。故在一些情况下，如就峰效率应用而言，电容性损失很明显，是以减少所述损失是有益的。电容性损失可以漏极相关的集总电容Cx表示。集总电容Cx可包括一或多个下列项目栅极与漏极间电容Cgd、漏极与源极间电容Cds，和接触垫及/或电流绕线结构引起的电容cmetal。集总电容更可包括P-本体130与HNW 103间的电容Cpb_nwl，和HNW 103与基板102间的电容Cnwl_psub。在一些情况下，电容Cds取决于电容Cpb_nwl与Cnwl_psub。然此清单并无限定意图，集总电容Cx也可包括其它电容，包括器件中不同位置间的寄生电容。因此，集总电容Cx可表不成Cx-Cgd+Cds+Cpb_nwl+Cnwl_psub+Cmetal+Cmisc其中Cnii sc代表其它各式各样的电容，所述电容包括贡献至集总电容Cx的寄生电容。故降低一或多个分量电容，可降低集总电容Cx。现参照图3A，图3A图示如图IA所示的一个LDMOS器件中的电位分布205。对应漏极、源极与栅极的结构分别以104、106、108表示。如图IA所示，ρ型基板和HNW分别以102、103表示，同时ρ-本体位置以130表示。ρ-本体130的掺杂轮廓由线207划界。
仍旧参照图3A的实例，等势区225对应晶体管中的最闻电位,所述最闻电位对应漏极104的电位且延伸通过大部分的HNW 103。另一方面，等势区215对应晶体管于栅极108和从源极106经由ρ-本体130而至栅极108所形成通道的最低电位。区域220代表等势区215、225间的电位梯度。图例250图示此实例中等势区215、225和电位梯度区域220的实际电位值。例如，等势区240对应11. 63伏特的电位，而等势区215对应-O. 5929伏特的电位。电位梯度区域220的值介于此二数值之间。尽管图3A实例图式显示电位梯度区域220是由具明确边界与离散电位值的离散区组成，但器件中任二个位置间的实际电位分布可以是连续的。此外，甚至等势区215、225各自的电位也可能呈现一些内部变异。等势区215、225间的电容是与所述等势区215、225间距成反比。通过将电位差扩展到更长距离，可降低等势区间电容。换言之，若电位梯度区域220的宽度增加，则源极与漏极间电容会降低，因而减少电容性损失。不局限于任何特殊理论，如图3A所示的电位分布变化将造成晶体管的电容改变，以致改变电容性损失。例如，若电位分布变化使得电位梯度区域220的宽度增加，则电容Cds会降低。电位梯度区域220的宽度增加将使等势区215、225互相远离，且此增加导致源极与漏极间电容降低。电位梯度宽度增加还会造成P-本体与HNW 103间的电容Cpb_nwl，和HNW 103与ρ型基板102间的电容Cnwl_psub降低。·现参照图3B，图3B图示电位梯度区域220比图3A宽的电位分布实例。在此实例中，较宽的电位梯度区域220将使等势区215、225互相远离，以致降低漏极与源极间电容。然图3A实例仅为举例说明、而无限定之意。例如，等势区的其它等值线也落在本申请案的保护范围内，只要等势区间的电位梯度区域220较宽即可。在一些实施中，电位分布扩展可依据一或多个限制选择。例如，掺杂轮廓的特定部分期保留不变，而改变其它部分的形状。图3B中ρ-本体的掺杂轮廓209为此限制轮廓的实例。掺杂轮廓209被配置成使靠近栅极108的轮廓209部分实质类似轮廓207的对应部分，同时远离栅极108的部分则比轮廓207的对应部分更宽。此可能是为了使靠近栅极的长度保持类似图3A实例的目的。图IB绘示晶体管300的一实施的简化示意图，所述晶体管300提供较宽的电位梯度区域220，例如图3B的电位分布210。晶体管300可实质类似图IA的晶体管100。然而，晶体管300具有浅而宽的浅P-本体305和深ρ-本体310。深ρ-本体310较深，是意指深P-本体310位于浅ρ-本体305下方且离基板表面更远。第一和第二 P-本体可被配置成实现晶体管300内的电位分布210。在所述情况下，浅P-本体305的宽度或横向扩展大于深P-本体310的宽度或横向扩展。在一些实施中，浅P-本体305的横向扩展可延伸到栅极108下方。深ρ-本体310的边缘可对准栅极108的源极侧边(如图IB所示)，或者深ρ-本体310可延伸到栅极108下方，但深ρ-本体310不像浅ρ-本体305那般远(如图2Β所示)。在一些实施中，第一和第二 P-本体的掺杂浓度可彼此实质不同。例如，浅P-本体305有较高掺杂浓度，而深P-本体310的掺杂浓度比浅ρ-本体305低。在一些实施中，不同掺杂材料可用来分别掺杂浅P-本体305和深ρ-本体310。当然，用于浅ρ-本体305和深P-本体310的掺杂材料均将提供ρ型掺杂。例如,浅P-本体305的注入深度可为O. 5 μ m至Ι.Ομπι，且注入浓度为1父1013至8父1013。例如，深ρ-本体310的注入深度可大于浅ρ_本体(O. 8 μ m至I. 5 μ m)，且注入浓度为5X IO12至I. 2X IO130掺杂浓度表示成注入步骤的一部分，即每平方公分的粒子通量表示。下表I列出修改注入程序后的电位增进效果。
权利要求
1.一种晶体管，包含 η-井，注入基板中； 源极区，包括P-本体区、位于所述P-本体区的η+区与ρ+区，所述P-本体区包括 第一注入区，具有第一深度、第一横向扩展与P型杂质的第一浓度；以及 第二注入区，具有第二深度、第二横向扩展与所述P型杂质的第二浓度，其中所述第二深度小于所述第一深度，所述第二横向扩展大于所述第一横向扩展，且所述第二浓度高于所述第一浓度，其中所述P+区和所述η+区毗连所述第二注入区； 漏极区，包含η+区；以及 栅极，位于所述源极区与所述漏极区之间。
2.如权利要求I所述的晶体管，其中所述P-本体区是被配置成将所述漏极区与所述源极区间的电容降至预定值以下。
3.如权利要求2所述的晶体管，其中所述ρ-本体区是被配置成降低所述漏极区与所述源极区间的电容至少30%。
4.如权利要求I所述的晶体管，其中所述第二浓度为所述第一浓度的至少两倍。
5.如权利要求I所述的晶体管，其中所述第一浓度为5X IO12至I. IXlO130
6.如权利要求I所述的晶体管，其中所述第一深度比所述第二深度深约O.5微米(μ m) ο
7.如权利要求I所述的晶体管，其中所述第一深度为O.5至I微米(μ m)，且所述第二深度为I至I. 5 μ m。
8.如权利要求I所述的晶体管，其中所述第二注入区横向延伸到所述栅极下方。
9.如权利要求8所述的晶体管，其中所述第二注入区横向延伸到所述栅极下方小于约O. I微米(μ m)处。
10.如权利要求8所述的晶体管，其中所述第一注入区的边缘横向对准所述栅极的源极侧边。
11.如权利要求8所述的晶体管，其中所述第一注入区横向延伸到所述栅极下方，所述第二注入区则横向延伸到比所述第一注入区更远的所述栅极下方。
12.如权利要求11所述的晶体管，其中所述第一注入区横向延伸到所述栅极下方约O. 2 至 O. 25 微米(μπι)处。
13.如权利要求I所述的晶体管，其中所述第一注入区和所述第二注入区是被配置成使所述栅极与漏极间的电位梯度比只具所述第二注入区的晶体管的电位梯度和缓。
14.如权利要求I所述的晶体管，其中所述第一注入区和所述第二注入区是被配置成使所述晶体管的漏极与源极间电容比只具所述第二注入区的晶体管的电容小至少15%。
15.如权利要求I所述的晶体管，其中所述栅极包含第一区域及第二区域，所述第一区域具有为第一厚度的第一氧化层、所述第二区域具有不同第二厚度的第二氧化层。
16.权利要求15所述的晶体管，其中所述第一厚度大于所述第二厚度，且所述第一区域比所述第二区域更靠近所述漏极。
17.权利要求16所述的晶体管，其中所述栅极是阶状栅极，且所述第一区域毗连所述第二区域。
18.权利要求17所述的晶体管，其中所述栅极是双栅极，且所述第一区域离所述第二区域预定距离。
19.权利要求I所述的晶体管，更包含注入所述漏极区中的η型掺杂的浅漏极。
20.一种制造呈现出减少过的电容性损失的晶体管的方法，所述方法包含 将η-井区注入基板的表面； 在所述晶体管的源极区与漏极区间形成栅氧化物； 以导电材料覆盖所述栅氧化物而形成所述晶体管的栅极； 将ρ-本体区注入所述晶体管的所述源极区，其中注入所述ρ-本体区的步骤包含 利用具第一能量且与第一表面的法线夹第一角度的第一注入束，注入第一注入区，使所述第一注入区具有第一深度、第一横向扩展和第二杂质的第一浓度；以及 利用具第二能量且与所述第一表面的所述法线夹第二角度的第二注入束，注入第二注入区，使所述第二注入区具有第二深度、第二横向扩展和所述第二杂质的第二浓度，其中所述第二角度大于所述第一角度，所述第二深度小于所述第一深度，所述第二能量小于所述第一能量，所述第二横向扩展大于所述第一横向扩展，且所述第二浓度高于所述第一浓度； 在所述P-本体区的所述第二注入区中，将η+区与ρ+区注入所述晶体管的所述源极区；以及 将η+区注入所述晶体管的所述漏极区。
全文摘要
一种晶体管，包括注入基板的n-井、源极区、包含n+区的漏极区，以及位于源极区与漏极区间的栅极，所述源极区包括p-本体区和位于p-本体区的n+区与p+区。p-本体区包括具第一深度、第一横向扩展与第一p型杂质浓度的第一注入区，和具第二深度、第二横向扩展与第二p型杂质浓度的第二注入区。第二深度小于第一深度，第二横向扩展大于第一横向扩展，且第二浓度高于第一浓度。p+区和n+区毗连第二注入区。
文档编号H01L21/336GK102971856SQ201180020270
公开日2013年3月13日 申请日期2011年3月24日 优先权日2010年3月31日
发明者马可·A·苏尼加 申请人:沃特拉半导体公司