专利名称：肖特基二极管的制作方法
技术领域：
本发明涉及肖特基ニ极管，更具体地，涉及带有用于优化导通状态电阻、反向泄漏电流和反向击穿电压的控制栅极的肖特基ニ极管。
背景技术：
肖特基ニ极管是公知的结构，其具有用作ニ极管的金属-半导体结。肖特基ニ极管具有比传统pn ニ极管的正向电压降更低的正向电压降(例如，O. 35V相对于O. 7V)，以及比传统pn ニ极管的开关动作更快的开关动作(例如，IOOps相对于100ns)。图IA-图IC示出例示传统的肖特基ニ极管100的示例的图。图IA示出平面图，图IB示出沿着图IA的IB-IB线截取的截面图，图IC示出沿着图IA的1C-1C线截取的截面图。如图IA-图IC所示，肖特基ニ极管100包括η型半导体材料110，诸如η型基板、夕卜 延层或者阱、以及形成在半导体材料110中的浅沟槽隔离(STI)环112。如图IA-图IC进ー步示出，肖特基ニ极管100包括形成在与STI环112的相对侧上的半导体材料Iio中的η+环114和P+环116。肖特基ニ极管100还包括接触η+环114的顶表面的金属环120,以及接触半导体材料110和ρ+保卫环116的顶表面的金属区域122。金属环120和金属区域122用硅化物共同形成，例如硅化钼。另外，肖特基ニ极管100包括接触STI区域112、金属环120和金属区域122的顶表面的非导电层130、穿过非导电层130以与金属环120进行电气连接的多个第一接触件132以及穿过非导电层130以与金属区域122进行电气连接的多个第二接触件134。在操作中，金属区域122用作ニ极管的阳极，半导体材料110用作ニ极管的阴极。另外，η+环114用作接触件的阴极，ρ+保卫环116減少泄漏电流。结果，当施加到金属区域122的电压升高到施加到半导体材料110的电压以上约O. 35V吋，电流从金属区域122向η+环114流动。另ー方面，当施加到金属区域122的电压降低到施加到半导体材料110的电压以下时，基本上没有电流从η+环114向金属区域122流动。肖特基ニ极管的ー个缺陷是当与传统pnニ极管相比较时，肖特基ニ极管具有相对高的反向泄漏电流。(反向泄漏电流是当施加到阳极的电压降低到施加到阴极的电压以下时流动的小的电流)。肖特基ニ极管的ー个缺陷是当与传统pnニ极管相比较时，肖特基ニ极管具有相对低的反向击穿电压。(反向击穿电压是在从阴极向阳极流动大量电流之前施加到阳极的电压能够降低到施加到阴极的电压以下的最大量)。因而，需要ー种具有更低的反向泄漏电流和更高的反向击穿电压的肖特基ニ极管。
发明内容
通过本发明的肖特基ニ极管改进了工作特性，诸如导通状态电阻、反向泄漏电流和反向击穿电压。本发明的肖特基ニ极管包括具有η型区域的半导体结构，接触半导体结构的第一 η型带、和接触半导体结构的第二 η型带。η型区域具有掺杂浓度。所述第一 η型带具有大于所述η型区域的掺杂浓度的掺杂浓度。所述第二 η型带具有大于所述η型区域的掺杂浓度的掺杂浓度，并且与第一 η型带间隔。没有具有η型并且具有大于所述η型区域的掺杂浓度的掺杂浓度的掺杂区域接触第一 η型带和第二 η型带两者。本发明的肖特基ニ极管还包括接触所述半导体结构以横向地包围所述第一 η型带和所述第二 η型带的浅沟槽隔离(STI)环。本发明的肖特基ニ极管还包括接触所述第一 η型带的顶表面的第一金属帯，以及接触所述第二η型带的顶表面的第二金属帯。本发明的肖特基ニ极管附加地包括接触所述半导体结构、横向位于所述第一金属带和所述第二金属带之间并且与所述第一金属带和所述第二金属带间隔的金属区域。在包括η型区域的半导体结构形成本发明的肖特基ニ极管的方法，其中所述η型区域具有掺杂浓度，所述方法包括注入所述半导体结构以在所述半导体结构中形成第一η型带和第二 η型带。所述第一 η型带和所述第二 η型带具有大于所述η型区域的掺杂浓度的掺杂浓度。所述第二η型带与所述第一η型带间隔。没有具有η型并且具有大于所述η型区域的掺杂浓度的掺杂浓度的掺杂区域接触第一 η型带和第二 η型带两者。 所述方法还包括沉积金属层，以及反应金属层以形成接触所述第一 η型带的顶表面的第一金属带，接触所述第二 η型带的顶表面的第二金属带，以及接触所述半导体结构、横向位于所述第一金属带和所述第二金属带之间并且与所述第一金属带和所述第二金属带间隔的金属区域。附图简述图IA-图IC是例示传统的肖特基ニ极管100的示例的图。图IA是平面图，图IB是沿着图IA的IB-IB线截取的截面图，图IC是沿着图IA的1C-1C线截取的截面图。图2Α-图2C是例示根据本发明的肖特基ニ极管200的示例的图。图2Α是平面图，图2Β是沿着图2Α的2Β-2Β线截取的截面图，图2C是沿着图2Α的2C-2C线截取的截面图。图3Α-图3C是例示根据本发明的第一实施方式的肖特基ニ极管300的示例的图。图3Α是平面图，图3Β是沿着图3Α的3Β-3Β线截取的截面图，图3C是沿着图3Α的3C-3C线截取的截面图。图4Α-图4C是例示根据本发明的第二实施方式的肖特基ニ极管400的示例的图。图4Α是平面图，图4Β是沿着图4Α的4Β-4Β线截取的截面图，图4C是沿着图4Α的4C-4C线截取的截面图。图5Α-图5C是例示根据本发明的第三实施方式的肖特基ニ极管500的示例的图。图5Α是平面图，图5Β是沿着图5Α的5Β-5Β线截取的截面图，图5C是沿着图5Α的5C-5C线截取的截面图。图6Α-图6F和图7Α-图7F是例示根据本发明的形成肖特基ニ极管200的方法的示例的系列截面图。图6Α-图6F是沿着图2Α的线2Β-2Β截取的，图7Α-图7F是沿着线2C-2C截取的。图8是沿着图3Α的线3Β-3Β截取的截面图例示根据本发明的形成肖特基ニ极管300的方法。图9是沿着图4Α的线4Β-4Β截取的截面图例示根据本发明的形成肖特基ニ极管400的方法。
图10是沿着图5Α的线5Β-5Β截取的截面图例示根据本发明的形成肖特基ニ极管500的方法。
具体实施例方式图2A-图2C示出例示根据本发明的肖特基ニ极管200的示例的图。图2A示出平面图，图2B示出沿着图2A的2B-2B线 截取的截面图，图2C示出沿着图2A的2C-2C线截取的截面图。如图2A-图2C所示，肖特基ニ极管200包括η型半导体材料210，诸如η型基板、夕卜延层或者阱、以及形成在半导体材料210中的浅沟槽隔离(STI)环212。肖特基ニ极管200还包括形成在半导体材料210中以接触STI环212的内侧壁的一部分的第一 η型带214和第二 η型带216。η型带214和216均包括η+区域和低密度漏极(LDD)区域，被间隔并且在本示例中，大致彼此平行。結果，η型带214和216均具有比半导体材料210的掺杂浓度更大的掺杂浓度。此外，具有比半导体材料210的掺杂浓度更大的掺杂浓度的η型区域不接触η型带214和η型带216两者。如图2Α-图2C进ー步示出，肖特基ニ极管200包括形成在半导体材料210中以接触STI环212的内侧壁的一部分的第一 P+型区域220和第二 ρ+型区域222。ρ+区域220和222横向位于在η型带214和216之间，并且被间隔从而ρ型区域不接触P+区域220和P+区域222两者。此外，肖特基ニ极管200包括接触半导体材料210的顶表面的第一非导电带224和第二非导电带226。第一非导电带224和第二非导电带226可以用诸如氧化物这样的非导电材料实现，被间隔并且在η型带214和216之间。肖特基ニ极管200附加地包括分别接触第一非导电带224和第二非导电带226的顶表面的第一导电带230和第二导电带232。第一导电带230和第二导电带232可以用诸如掺杂多晶硅这样的导电材料实现，被间隔并且在η型带214和216之间。此外，肖特基ニ极管200包括接触半导体材料210的顶表面的第一非导电侧壁间隔件234和第二非导电侧壁间隔件236。侧壁间隔件234还接触非导电带224和导电带230的侧壁，并且侧壁间隔件236接触非导电带226和导电带232的侧壁。肖特基ニ极管200还包括接触η型带214的顶表面的金属带240、接触η型带216的顶表面的金属带242、接触半导体材料210和ρ+区域220和222的顶表面的金属区域244、接触导电带230的顶表面的金属带246和接触导电带232的顶表面的金属带248。如所示出，金属带240、金属带242和金属区域244位于单个平面P中。金属带240、242、246和248和金属区域244可以用诸如硅化钴这样的硅化物实现。另外，肖特基ニ极管200包括接触并且盖在STI环212、侧壁间隔件234和236、金属带240、242、246和248以及金属区域244上面的非导电层250。肖特基ニ极管200还包括多个第一接触件260、多个第二接触件262、多个第三接触件264、多个第四接触件266和多个第五接触件268。多个第一接触件260延伸通过非导电层250以与金属带240进行电气连接，并且多个第二接触件260延伸穿过非导电层250以与金属带242进行电气连接。金属带240和242在金属互联结构中连接到一起。
多个接触件264延伸通过非导电层250以与金属区域244进行电气连接，多个接触件266延伸穿过非导电层250以与金属带246进行电气连接，并且多个接触件268延伸通过非导电层250以与金属带248进行电气连接。在操作中，金属区域244用作ニ极管200的阳极，并且半导体材料210用作ニ极管200的阴极。另外，η型带214和216用作阴极接触件，并且ρ+区域220和222减少泄漏电流。結果，当施加到金属区域244的电压升高到施加到半导体区域210以上约O. 35V吋，电流从金属区域244流动到η型带214并且电流从金属区域244流动到η型带216。另外，ρ+区域220和222和下方的η型半导体材料210形成pn结。结果，当施加到金属区域244的电压升高到施加到半导体区域210的电压以上约O. 7V吋，电流从ρ+区域220和222向η+带214和216流动。因而，在pn结导通之前肖特基ニ极管200导通。另一方面，当施加到金属区域244的电压降低到施加到半导体材料210的电压以下时，基本上没有电流从半导体材料210流动到金属区域244。 另外，电压可以被施加到导电带230和232上以修改ニ极管200的操作。当正电压被施加到导电带230和230吋，电子被吸引到位于导电带230和232直接下方的半导体材料210的顶表面。被吸引的电子形成沟道型区域，减小串联电阻并且増大流到η型带214和216的电流的大小。因而，通过选择正电压的大小，ニ极管200的导通状态电阻可以被优化。另ー方面，当负电压被施加到导电带230和232时，直接位于导电带230和232下方的半导体材料210的顶表面变为耗尽，其接着显著地减小反向泄漏电流并且显著地増大反向击穿电压。因而，通过选择负电压的大小，反向泄漏电流和反向击穿电压可以被优化。结果，本发明的优点之一是通过偏置导电带230和232，ニ极管200的特性可以被优化。本发明的另ー个优点是本发明消除了沿着阳极的两侧(例如，沿着图IA所示的金属区域122的两个竖直侧面)形成ρ+保卫环和接触件。通过取消形成P+保卫环和沿着阳极的两侧的接触件，可以减小ニ极管的宽度，结果增加可施加到阳极的电压的频率。图3Α-图3C示出例示根据本发明的第一实施方式的肖特基ニ极管300的示例的图。图3Α示出平面图，图3Β示出沿着图3Α的3Β-3Β线截取的截面图，图3C示出沿着图3Α的3C-3C线截取的截面图。肖特基ニ极管300类似于肖特基ニ极管200，并且作为结果，利用相同附图标记来自带两个ニ极管共同的结构。如图3Α-图3C所示，ニ极管300不同于ニ极管200在于ニ极管300包括部分地位于导电带230下方的由半导体材料210形成的浅沟槽隔离(STI)带310、和部分地位于导电带232下方的由半导体材料210形成的STI带312。另外，由于SIT带310和312部分地位于导电带230和232下方，η型导电带214和216的LDD区域被消除。肖特基ニ极管300与肖特基ニ极管200 —样操作，除了 STI带310和312进ー步减小反向泄漏电流并且进一步增大ニ极管的反向击穿电压之外。图4Α-图4C示出例示根据本发明的第二实施方式的肖特基ニ极管400的示例的图。图4Α示出平面图，图4Β示出沿着图2Α的2Β-2Β线截取的截面图，图4C示出沿着图4Α的4C-4C线截取的截面图。肖特基ニ极管400类似于肖特基ニ极管200，并且作为结果，利用相同附图标记来自带两个ニ极管共同的结构。如图4Α-图4C所示，ニ极管400不同于ニ极管200在于ニ极管400利用第一非导电带410代替第一非导电带224和第一导电带230，并且第二非导电带412代替第二非导电带226和第二导电带232。结果，非导电构件位于非导电层250和第一非导电带410的任何部分之间，并且非导电构件位于非导电层250和第二非导电带412的任何部分之间。非导电带410和412例如可以利用氧化物或者氧化物和氮化物实现，并且比非导电带230和232更厚。肖特基ニ极管400与肖特基ニ极管200—祥操作，除了ニ极管400不减小反向泄漏电流并且不増大反向击穿电压之外。ニ极管400在高频应用中最佳利用，其中更高的反向泄漏电流和更低的反向击穿电压是可接受的。 图5A-图5C示出例示根据本发明的第三实施方式的肖特基ニ极管500的示例的图。图5A示出平面图，图5B示出沿着图5A的3B-3B线截取的截面图，图5C示出沿着图5A的5C-5C线截取的截面图。肖特基ニ极管500类似于肖特基ニ极管200，并且作为结果，利用相同附图标记来自带两个ニ极管共同的结构。如图5A-图5C所示，ニ极管500不同于ニ极管200在于ニ极管500利用绝缘体上硅(SOI)结构510代替半导体材料210。SOI结构510包括(ρ型或者η型)手柄区域512、绝缘层514和薄η型硅膜516。膜516被绝缘层514与手柄区域512隔离，并且被STI环212与相邻器件隔离。另外，因为ニ极管500被完全隔离，ρ+区域220和222被省略。此外，在金属带240和242的形成期间，η型带214和216的η+区域被消耗，仅仅留下η型带214和216的LDD区域的一部分。类似地，形成金属区域244也消耗全部下方膜516。肖特基ニ极管500与肖特基ニ极管200 —祥操作，除了ニ极管500的金属-硅结不在主要在金属区域244下方，而是沿着金属区域244的侧壁S布置。图6Α-图6F和图7Α-图7F示出例示根据本发明的形成肖特基ニ极管200的方法的示例的系列截面图。图6Α-图6F是沿着图2Α的线2Β-2Β截取的，图7Α-图7F是沿着线2C-2C截取的。如图6Α和图7Α所示，该方法利用现有地形成的晶片，包括ρ型基板610、形成在基板610中的η阱612和形成在基板610和η阱612中的浅沟槽隔离(STI)环614。另外，该方法利用同时多个相邻的MOS晶体管被形成的现有方式形成的晶体管栈616和晶体管栈618。晶体管栈616包括形成在η讲612的顶表面上的第一非导电带620,并且晶体管栈618包括形成在η阱612的顶表面上的第二非导电带622。非导电带620和622可以在形成相邻MOS晶体管的栅极氧化区域的同时形成。此外，晶体管栈616包括形成在第一非导电带620的顶表面上的第一导电带614，并且晶体管栈618包括形成在第二非导电带622的顶表面上的第二导电带626。导电带624和626可以在形成相邻MOS晶体管的多栅极的同时由多晶硅形成。如图6Α和图7Α进ー步示出，方法开始于形成和图案化接触η阱612的顶表面的掩膜630。掩膜630保护η讲612的位于第一导电带624和第二导电带626之间的区域。在掩膜630被图案化之后,η型杂质通过掩膜630中的开ロ被注入η型讲612以形成第一 η型带632和第二 η型带634。(注入可以优选地注入导电带624和626的全部顶表面)。第一非导电带632和第二非导电带634可以在形成相邻NMOS晶体管的LDD区域的同时形成。在注入之后，掩I吴630被去除。去除掩膜630之后，在η阱612和第一导电带624和第二导电带626上沉积氧化物层。如图6B和图7B所示，沉积的氧化物接着被各向异性地蚀刻返回以从第一导电带624和第二导电带626的顶表面去除沉积的氧化物，因而形成第一侧壁间隔件640和第二侧壁间隔件642。第一侧壁间隔件640接触非导电带620和导电带624的侧壁，并且第二侧壁间隔件642接触非导电带622和导电带626的侧壁。第一侧壁间隔件640和第二侧壁间隔件642可以在形成相邻MOS晶体管的侧壁间隔件的同时形成。如图6C和图7C所示，在形成间隔件640和642之后，形成并且图案化掩膜650以接触η讲612的顶表面。掩膜650保护η讲612的位于第一导电带624和第二导电带626之间的区域。在掩膜650被图案化之后，η型杂质通过掩膜650中的开ロ被注入η型阱612以形成第一 η型带652和第二 η型带654。(注入可以优选地注入导电带624和626的全部顶表面)。第一非导电带652和第二非导电带654可以在形成相邻NMOS晶体管的η+区域的同时形成。在注入之后，掩膜650被去除。
如图7D和图7D所示，在形成去除掩膜650之后，形成并且图案化掩膜660以接触η讲612的顶表面。掩膜660保护η讲612的位于第一导电带624和第二导电带626之间的区域的一部分。在掩膜660被图案化之后，ρ型杂质通过掩膜660中的开ロ被注入η型阱612以形成第一 ρ型区域662和第二 ρ型区域664。通过减小第一 ρ型区域662和第二 ρ型区域664的宽度，电容减小，结果提高ニ极管200的开关速度。第一 ρ型区域662和第二 ρ型区域664可以在形成相邻PMOS晶体管的P+区域的同时形成。在注入之后，掩膜660被去除。在去除掩膜660之后，露出的表面被粗略清洁，并且金属层，诸如钴，被沉积在η阱612,STI环614、第一侧壁间隔件640和第二侧壁间隔件642、第一 η型带652和第二 η型带654和第一 ρ型区域662和第二 ρ型区域664上。钴通常用于先进(例如，O. 25微米)CMOSエ艺，并且具有比钼更低的片电阻。钼还遭受诸如窄栅极这样的小光子尺寸的问题。如图6E和图7E所示，该金属层接着被以现有方式反应，以形成接触第一 η型带652的顶表面的金属硅化物带670、接触第二 η型带654的顶表面的金属硅化物带672、接触η阱612和ρ型区域662和664的顶表面的金属硅化物区域674、接触导电带624的顶表面的金属硅化物帯676以及接触导电带626的顶表面的金属硅化物帯678。金属硅化物不形成在STI环614和侧壁间隔件640和642上，并且在形成金属硅化物带670、672、676和678和金属硅化物区域674之后，金属层被以现有方式从STI环614和侧壁间隔件640和642去除。2011年7月3日向Donaton等授权的美国专利No. 6，255，227Β1，在此通过引用并入，公开了形成硅化钴，包括在沉积金属之前粗略清洁晶片的方法。金属硅化物帯670、672、676和678以及金属硅化物区域674可以在相邻的MOS晶体管被硅化的同时形成。因而，本发明的一个优点是肖特基ニ极管可以在作为标准CMOS处理流程的一部分的自对准处理中形成。如图6F和图7F所示，在形成金属硅化物带670、672、676和678以及金属硅化物区域674之后，在STI环614、第一侧壁间隔件640和第二侧壁间隔件642、金属硅化物带670、672、676和678以及金属硅化物区域674上形成非导电层680。另外，按照现有方式形成多个第一接触件690、多个第二接触件692、多个第三接触件694、多个第四接触件和多个第五接触件。多个第一接触件690延伸通过非导电层680以与金属硅化物帯670进行电气连接，多个第二接触件692延伸通过非导电层680以与金属硅化物帯672进行电气连接，多个第三接触件694延伸通过非导电层680以与金属硅化物区域674进行电气连接，多个第四接触件延伸通过非导电层680以与金属硅化物帯676进行电气连接，多个第五接触件延伸通过非导电层680以与金属硅化物帯 678进行电气连接。图8示出沿着图3A的线3B-3B截取的截面图例示根据本发明的形成肖特基ニ极管300的方法。肖特基ニ极管300按照与肖特基ニ极管200相同方式形成，除了以下之外如图8所示，方法利用现有地形成的晶片，除了包括ρ型基板610、η阱612和STI环614，还包括STI带810和STI带812。STI带810和812在形成STI环614的同时现有地形成在η阱612中。此外，非导电带620和导电带624形成为位于STI带810的一部分上方，并且非导电带622和导电带626形成为位于STI带812的一部分的上方。另外，尽管初始地形成了 LDD区域，但是STI带810和812防止在将要形成的侧壁间隔件下方形成LDD区域。結果，通过随后形成η+区域652和654，消除LDD区域。图9示出沿着图4Α的线4Β-4Β截取的截面图例示根据本发明的形成肖特基ニ极管400的方法。肖特基ニ极管400按照与肖特基ニ极管200相同方式形成，除了以下之外如图9所示，非导电带910和非导电带912被利用分别代替晶体管栈616和晶体管栈618。非导电带910和912以现有方式形成。例如，氧化物层或者氧化物和氮化物层可以被沉积和图案化以形成带910和912。結果，方法通过形成分别与非导电带912和914相邻的第一 η型带632和第二 η型带634开始，而不是分别与非导电带620和622相邻。图10示出沿着图5Α的线5Β-5Β截取的截面图例示根据本发明的形成肖特基ニ极管500的方法。肖特基ニ极管500按照与肖特基ニ极管200相同方式形成，除了以下之外如图10所示，该方法利用现有地形成的SOI晶片1010代替用于形成ニ极管200、300和400的晶片。SOI晶片1010包括(ρ型或者η型)手柄区域1012、绝缘层1014和薄η型硅膜1016。膜1016被绝缘层1014与手柄区域1012隔离。还在膜1016中现有地形成STI区域1018以横向隔离相邻的器件。另外，因为每ー个器件被完全隔离，所图6D和图7D所例示的以用于形成P+区域662和664的注入被省略。此外，因为膜1016是薄的，图6Ε和图7Ε例示的形成金属硅化物带670和672的反应消耗η+区域652和654，仅仅留下LDD区域632和634的一部分。类似地，形成金属娃化物区域674消耗下方膜1016。应理解的是以上描述是本发明的省略，并且在本发明的实施中可以采用此处描述的本发明的各种替代方式。因此，以下权利要求g在限定本发明的范围，并且这些权利要求以及等同物的范围内的结构和方法因此被覆盖在内。
权利要求
1.一种肖特基_■极管，包括 具有η型区域的半导体结构，所述η型区域具有掺杂浓度； 接触所述半导体结构的第一 η型帯，所述第一 η型带具有大于所述η型区域的掺杂浓度的掺杂浓度； 接触所述半导体结构的第二 η型带，所述第二 η型带具有大于所述η型区域的掺杂浓度的掺杂浓度，并且与所述第一 η型带间隔，没有具有η型且掺杂浓度大于所述η型区域的掺杂浓度的掺杂区域接触所述第一 η型带和所述第二 η型带两者； 接触所述半导体结构以横向地包围所述第一 η型带和所述第二 η型带的浅沟槽隔离(STI)环； 接触所述第一 η型带的顶表面的第一金属带； 接触所述第二 η型带的顶表面的第二金属带；以及 接触所述半导体结构、横向位于所述第一金属带和所述第二金属带之间并且与所述第一金属带和所述第二金属带间隔的金属区域。
2.根据权利要求I所述的肖特基ニ极管，其中所述STI环接触所述第一η型带和所述第二 η型帯。
3.根据权利要求2所述的肖特基ニ极管，其中所述第一金属带、所述第二金属带和所述金属区域位于单个平面内。
4.根据权利要求3所述的肖特基ニ极管，还包括 接触所述半导体结构的顶表面的第一非导电带，所述第一非导电带横向位于所述第一金属带和所述金属区域之间；以及 接触所述半导体结构的顶表面的第二非导电带，所述第二非导电带与所述第一非导电带间隔开，并且横向位于所述第二金属带和所述金属区域之间。
5.根据权利要求4所述的肖特基ニ极管，还包括 接触所述半导体结构的第一 P型区域，所述第一 P型区域横向位于所述第一 η型带和所述第二 η型带之间；以及 接触所述半导体结构的第二 P型区域，所述第二 P型区域横向位于所述第一 η型带和所述第二 η型带之间，并且与所述第一 P型区域间隔开从而没有P型区域接触所述第一 P型区域和所述第二 P型区域两者。
6.根据权利要求5所述的肖特基ニ极管，其中所述第一η型带包括具有大于所述η型半导体材料的掺杂浓度的掺杂浓度的第一区域，以及具有大于所述第一区域的掺杂浓度的掺杂浓度的第二区域。
7.根据权利要求6所述的肖特基ニ极管，其中所述STI环接触所述第一P型区域和所述第二 P型区域。
8.根据权利要求7所述的肖特基ニ极管，还包括 接触所述第一非导电带的顶表面的第一导电带； 接触所述第二非导电带的顶表面的第二导电带； 接触所述第一导电带的顶表面的第三金属帯；以及 接触所述第二导电带的顶表面的第四金属帯。
9.根据权利要求8所述的肖特基ニ极管，还包括位于所述半导体结构中的第一 STI带，所述第一 η型带位于所述第一 STI带和所述STI环之间并且接触所述第一 STI带和所述STI环；以及 位于所述半导体结构中的第二 STI带，所述第二 η型带位于所述第二 STI带和所述STI环之间并且接触所述第二 STI带和所述STI环。
10.根据权利要求9所述的肖特基ニ极管，其中 所述第一导电带直接位于所述第一 STI带的部分的上方；以及 所述第二导电带直接位于所述第二 STI带的部分的上方。
11.根据权利要求7所述的肖特基ニ极管，还包括接触所述第一非导电带、所述第二非导电带、所述第一金属带、所述第二金属带和所述金属区域的非导电层，没有导电构件位于所述非导电层和所述第一非导电带的任何部分之间，没有导电构件位于所述非导电层和所述第二非导电带的任何部分之间。
12.根据权利要求8所述的肖特基ニ极管，其中所述半导体结构包括绝缘层、接触所述绝缘层的第一 η型区域和接触所述绝缘层的第二 η型区域，所述金属区域的底表面接触所述绝缘层。
13.根据权利要求12所述的肖特基ニ极管，其中所述金属区域的侧壁接触所述第一η型区域和所述第二 η型区域。
14.ー种在包括η型区域的半导体结构中形成肖特基ニ极管的方法，所述η型区域具有掺杂浓度，所述方法包括 注入所述半导体结构以在所述半导体结构中形成第一 η型带和第二 η型带，所述第一η型带和所述第二 η型带具有大于所述η型区域的掺杂浓度的掺杂浓度，所述第二 η型带与所述第一 η型带间隔开，没有具有η型且掺杂浓度大于所述η型区域的掺杂浓度的掺杂区域接触所述第一 η型带和所述第二 η型带两者； 沉积金属层；以及 反应所述金属层以形成接触所述第一 η型带的顶表面的第一金属带，接触所述第二 η型带的顶表面的第二金属带，以及接触所述半导体结构、横向位于所述第一金属带和所述第二金属带之间并且与所述第一金属带和所述第二金属带间隔的金属区域。
15.根据权利要求14所述的方法，还包括形成接触所述第一η型带的第一侧壁间隔件，以及接触所述第二 η型带的第二侧壁间隔件。
16.根据权利要求15所述的方法，还包括 注入所述半导体结构以形成位于所述半导体结构内的第一 P型区域，所述第一 P型区域横向位于所述第一η型带和所述第二η型带之间；以及 注入所述半导体结构以形成位于所述半导体结构中的第二 P型区域，所述第二 P型区域横向位于所述第一 η型带和所述第二 η型带之间，并且与第一 P型区域间隔，从而没有P型区域接触所述第一 P型区域和所述第二 P型区域两者。
17.根据权利要求16所述的方法，其中所述半导体结构包括 接触所述半导体结构的顶表面的第一非导电帯， 接触所述半导体结构的顶表面的第二非导电带，所述第二非导电带与所述第一非导电带间隔； 接触所述第一非导电带的顶表面的第一导电带；以及接触所述第二非导电带的顶表面的第二导电帯。
18.根据权利要求16所述的方法，其中所述半导体结构包括 接触所述半导体结构的顶表面的第一非导电帯，以及 接触所述半导体结构的顶表面的第二非导电带，所述第二非导电带与所述第一非导电带间隔； 并且所述方法还包括形成接触所述第一非导电带、所述第二非导电带、所述第一金属带、所述第二金属带和所述金属区域的非导电层，没有导电构件位于所述非导电层和所述 第一非导电带的任何部分之间，没有导电构件位于所述非导电层和所述第二非导电带的任何部分之间。
19.根据权利要求17所述的方法，其中所述半导体结构包括绝缘层、接触所述绝缘层的第一 η型区域和接触所述绝缘层的第二 η型区域，所述金属区域的底表面接触所述绝缘层。
20.根据权利要求17所述的方法，其中所述半导体结构包括 接触所述第一 η型带、所述第二 η型带、所述第一 P型区域和所述第二 P型区域的STI环， 接触所述半导体结构的第一 STI带，所述第一 η型带位于接触所述第一 STI带和所述STI环；以及 接触所述半导体结构的第二 STI带，所述第二 η型带位于接触所述第二 STI带和所述STI 环。
全文摘要
具有在半导体材料(210、516)内的间隔的掺杂带(214、216)，位于掺杂带(214、216)之间的半导体材料(210、516)的阴极区域，和接触半导体材料(210、516)的阴极区域的表面的阳极金属区域的肖特基二极管(200、300、400和500)改进了工作特性，诸如导通状态电阻、反向泄漏电流和反向击穿电压。肖特基二极管(200、300、400、500)还具有间隔的非导电带(224、226、410、412)，其接触半导体材料(210、516)的阴极区域的表面的并且横向地将金属区域(244)与隔开的掺杂带(214、216)间隔。
文档编号H01L29/872GK102870222SQ201180020229
公开日2013年1月9日 申请日期2011年2月25日 优先权日2010年4月20日
发明者Z·A·莎菲, J·A·巴布科克 申请人:美国国家半导体公司