专利名称：用于超薄界面介电层的多层清除金属栅极堆叠件的制作方法
技术领域：
本发明涉及半导体领域，具体而言，本发明涉及多层清除金属栅极堆叠件。
背景技术：
半导体集成电路(IC)行业经历了迅速的发展。IC材料和设计的技术发展产生出多代1C，每个新一代IC都具有比前一代更小但更复杂的电路。这些发展增加了 IC的处理及制造的复杂性，并且为了这些待实现的发展，IC的处理及制造也需要类似的发展。在IC 的发展过程中，通常增大了功能密度(即，每个芯片区域的互连器件数量)，而减小了几何尺寸(即，使用制造工艺可以产生的最小部件(或线))。这种按比例缩小的工艺的优点在于提高了生产效率并且降低了相关费用。这种按比例缩小还对具有栅极堆叠件的IC器件的制造及处理提出了决定性的挑战。例如，由于通过各种技术节点对金属氧化物半导体场效应晶体管(MOSFET)进行按比例缩小而实现了高k/金属栅极堆叠件。高k介电材料的电容等效厚度(CET)的按比例缩放可以改进高k/金属栅极器件的性能。然而，已经得出，高k 材料的CET值会随着处理过程中(诸如，在热工艺过程中)的高k/金属栅极堆叠件的界面层生长而增大。因此，尽管高k/金属栅极堆叠件的存在以及制造这种高k/金属栅极堆叠件的方法已经大体上能够满足其预期的目的，但由于器件的按比例缩小仍在继续，所以该高/ k金属栅极堆叠件及其制造方法仍然无法完全满足所有方面的需求。发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种集成电路器件，包括半导体衬底 ；以及栅极堆叠件，设置在所述半导体衬底上方。其中，所述栅极堆叠件包括界面介电层，设置在所述半导体衬底上方；高k介电层，设置在所述界面介电层上方；第一导电层，设置在所述高k介电层上方；第二导电层,设置在所述第一导电层上方。 其中，所述第一导电层包括第一金属层，设置在所述高k介电层上方，其中，所述第一金属层包括从所述界面介电层中清除氧杂质的材料；第二金属层，设置在所述第一金属层上方； 以及第三金属层，设置在所述第二金属层上方，其中，所述第二金属层包括吸收所述第三金属层中的氧杂质并且阻止氧杂质扩散到所述第一金属层中的材料。
在上述集成电路器件中，其中，所述界面介电层具有小于或等于大约6人的厚度。
在上述集成电路器件中，其中，所述界面介电层包括含氧化物的材料。
在上述集成电路器件中，其中所述第一金属层的材料是富钛材料和富钽材料之一；而所述第二金属层的材料是反应金属材料。
在上述集成电路器件中，其中所述第一金属层的材料是富钛材料和富钽材料之一；而所述第二金属层的材料是反应金属材料，并且其中，所述富钛材料包括Ti N的比例为大约1. 05 I至大约2 I的氮化钛。
在上述集成电路器件中，其中所述第一金属层的材料是富钛材料和富钽材料之一；而所述第二金属层的材料是反应金属材料，并且其中，所述富钽材料包括Ta C的比例为大约1. 05 I至大约2 I的碳化钽。
在上述集成电路器件中，其中所述第一金属层的材料是富钛材料和富钽材料之一；而所述第二金属层的材料是反应金属材料，并且其中，所述反应金属材料是铪(Hf)、钛 (Ti)、钴(Co)、铝(Al)、错(Zr)、镧(La)以及镁(Mg)之一。
在上述集成电路器件中，其中，所述第一金属层的材料是反应金属材料；而所述第二金属层的材料是富钛材料和富钽材料之一。
在上述集成电路器件中，其中，所述第一金属层的材料是反应金属材料；而所述第二金属层的材料是富钛材料和富钽材料之一，并且其中，所述富钛材料包括Ti N的比例为大约1. 05 I至大约2 I的氮化钛。
在上述集成电路器件中，其中，所述第一金属层的材料是反应金属材料；而所述第二金属层的材料是富钛材料和富钽材料之一，并且其中，所述富钽材料包括Ta C的比例为大约1. 05 :1至大约2 I的碳化钽。
在上述集成电路器件中，其中，所述第一金属层的材料是反应金属材料；而所述第二金属层的材料是富钛材料和富钽材料之一，并且其中，所述反应金属材料是铪(Hf)、钛 (Ti)、钴(Co)、铝(Al)、错(Zr)、镧(La)以及镁(Mg)之一。
在上述集成电路器件中，其中，所述第三金属层包括富氮材料和富碳材料之一。
在上述集成电路器件中，其中，所述第三金属层包括富氮材料和富碳材料之一，并且其中，所述富氮材料包括Ti N的比例为大约O. 9 I至大约1:1的氮化钛。
在上述集成电路器件中，其中，所述第三金属层包括富氮材料和富碳材料之一，并且其中，所述富碳材料包括Ta C的比例为大约O. 9 I至大约1:1的碳化钽。
在上述集成电路器件中，其中，所述第二导电层包括多晶硅。
在上述集成电路器件中，进一步包括一组隔离件，沿着所述栅极堆叠件的侧壁设置；以及源极部件和漏极部件，设置在所述半导体衬底中，其中，所述栅极堆叠件插入到所述源极部件和所述漏极部件中。
根据本发明的另一方面，还提供了一种集成电路器件，包括栅极堆叠件，设置在所述半导体衬底上方，其中，所述栅极堆叠件包括设置在所述半导体衬底上方的界面介电层、设置在所述界面介电层上方的高k介电层、设置在所述高k介电层上方的第一导电层以及设置在所述第一导电层上方的第二导电层。其中，所述第一导电层包括第一金属层，设置在所述高k介电层上方；第二金属层，设置在所述第一金属层上方；第三金属层，设置在所述第二金属层上方；其中，所述第一金属层包括富钛材料或富钽材料，以及反应金属材料中的一种，并且其中，所述第二金属层包括所述富钛材料或所述富钽材料以及所述反应金属材料中的另一种。
在上述集成电路器件中，其中所述第一金属层包括所述富钛材料；并且所述第二金属层包括所述反应金属材料。
在上述集成电路器件中，其中所述第一金属层包括所述富钛材料；并且所述第二金属层包括所述反应金属材料，并且其中，所述第三金属层包括富氮材料。
在上述集成电路器件中，其中所述第一金属层包括所述富钛材料；并且所述第二金属层包括所述反应金属材料，并且其中，所述第三金属层包括富氮材料，并且其中，所述富钛材料包括Ti N的比例为大约1. 05 I至大约2 I的氮化钛；所述反应金属材料包括铪(Hf);并且所述富氮材料包括Ti N的比例为大约O. 9 I至大约1:1的氮化钛。
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1是根据本发明的各个方面的集成电路器件的概括性截面图2是根据本发明的各个方面制造集成电路器件(诸如，图1的集成电路器件) 的方法的流程图。
具体实施方式
以下公开提供了多种不同实施例或实例，用于实现本发明的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考符号和/或字符。 这种重复的目的在于简化和清楚，其本身不表示多个实施例和/或配置之间的关系。
图1是根据本发明的各个方面的集成电路器件200的概括性截面图。为了清楚地更好地理解本公开的发明理念，已经对图1进行了简化。在所述实施例中，集成电路器件200包括场效应晶体管器件，诸如，η沟道场效应晶体管(NFET)或P沟道场效应晶体管 (PFET)。该集成电路器件200可以进一步包括存储单元和/或逻辑电路；无源部件，诸如，电阻器、电容器、电感器和/或熔丝；有源部件，诸如，金属氧化物半导体场效应晶体管 (MOSFET)、互补金属氧化物半导体晶体管(CMOS)、高压晶体管和/或高频晶体管；其他适当的部件；或其组合。可以将额外的部件添 加到集成电路器件200中，并且对于集成电路器件 200的额外的实施例而言，下面所述的部件中的一些可以被替换或删除。
集成电路器件200包括衬底210。在所述实施例中，衬底210是包括了硅的半导体衬底。可选地或额外地，衬底210包括其他的元素半导体，诸如，锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP, AlInAs>AlGaAs>GaInAs>GaInP和/或GaInAsP ;或其组合。在又一个可选方式中，衬底210 是绝缘体上硅(SOI)。在其他可选方式中，半导体衬底210可以包括掺杂的外延层、渐变的半导体层和/或在另一种不同种类的半导体层上的半导体层，诸如，硅锗层上的硅层。取决于集成电路器件200的设计要求，衬底210包括各种掺杂结构。例如，衬底210可以包括掺杂有P型掺杂物(诸如，硼或BF2) ;11型掺杂物(诸如，磷或砷)或其组合的各种掺杂区域。 这些掺杂区域可以形成在半导体衬底上、P阱结构中、N阱结构中、双阱结构中或使用上升的结构。
隔离部件212被设置在衬底210中，从而隔离衬底210的各个区域和/或器件。隔离部件212使用了隔离技术(诸如，硅的局部氧化(LOCOS)和/或浅沟道隔离(STI))来限定和电隔离各个区域。隔离部件212包括氧化硅、氮化硅、氮氧化硅、其他适当的材料或其组合。通过适当的工艺来形成隔离部件212。如一个实例，形成STI包括使用光刻工艺暴露出部分衬底，在暴露的衬底部分中蚀刻沟槽(例如，通过使用干式蚀刻和/或湿式蚀刻) 以及利用一种或多种介电材料填充该沟槽(例如，通过使用化学汽相沉积工艺)。例如，被填充的沟槽可以具有多层结构，诸如，填充了氮化硅或氧化硅的热氧化物衬垫层。
栅极结构220设置在衬底210上方。在所述实施例中，栅极结构220包括栅极堆叠件，该栅极堆叠件具有界面层222、高k介电层224、导电层230 (该导电层包括金属层232、 金属层234以及金属层236)以及导电层240。界面层222和高k介电层224可以被整体地称为栅极结构220的栅极介电层，而导电层230和240可以被整体地称为栅极结构220的栅电极。该栅极堆叠件可以包括额外的层，诸如，硬掩模层、保护层、扩散/阻挡层、介电层、金属层、其他适当的层或其组合。在先栅极工艺、后栅极工艺或先栅极/后栅极工艺组合中形成栅极结构220的栅极堆叠件。该先栅极工艺、后栅极工艺或先栅极/后栅极工艺组合包括沉积工艺、光刻图案化工艺、蚀刻工艺或其组合。该沉积工艺包括物理汽相沉积(PVD)、化学汽相沉积(CVD)、原子层沉积(ALD)、等离子增强CVD (PECVD)、远程等离子体CVD (RPCVD)、 分子有机物CVD (MOCVD)、溅射、电镀、其他适当的方法或其组合。光刻图案化工艺包括光刻胶涂布(例如，旋转涂布)、软烘、掩模对齐、曝光、后曝光烘烤、光刻胶显影、清洗、烘干(例如，硬烘)、其他适当的工艺或其组合。可以通过其他适合的方法(诸如，无掩模光刻、电子束写入、离子束写入以及分子压印)来实施或代替该光刻曝光工艺。蚀刻工艺包括干式蚀刻、湿式蚀刻或其组合。
界面介电层222设置在衬底210上方。在所述实施例中，界面介电层222是超薄的界面 介电层，也就是说，界面介电层222具有小于或等于大约6人的厚度。界面介电层222 是含氧化物的层，诸如，氧化硅(SiO2)层或氮氧化硅(SiON)层。通过化学氧化物技术、热氧化物技术、原子层沉积(ALD)、化学汽相沉积(CVD)或其他适当的技术来形成该界面介电层 222。可以在将界面介电层222形成在衬底210上方之前执行清洁工艺，诸如，HF后栅极前清洁工艺(例如，使用含氟化氢(HF)的酸溶液)。
高k介电层224被设置在界面介电层222上方。高k介电层224具有大约5A至大约50人的厚度。在所述实施例中，高k介电层224包括氧化铪(HfO2)。可选地或额外地， 高k介电层224包括Hf-X-O材料，其中，X是硅或金属，诸如，氧化硅铪(HfSiO)、氮氧化硅铪(HfSiON)、氧化钽铪(HfTaO)、氧化钛铪(HfTiO)或氧化锆铪(HfZrO) ;二氧化铪氧化铝合金(HfO2-Al2O3);氧化锆(ZrO2) ;Zr-X_0材料，其中，X是硅或金属，诸如，硅酸锆(ZrSiO4) 或铝酸锆(ZrAlO);氧化钛(TiO2) ;T1-X-0，其中，X是硅或金属；氧化镧(La2O3) ；La-X-O ^ 料，其中，X是硅或金属；稀土氧化物；其他适当的高k介电材料；或其组合。通过适当的工艺(诸如，原子层沉积(ALD)、化学汽相沉积(CVD)、物理汽相沉积(PVD)、远程等离子体 CVD(RPCVD)、等离子体增强CVD(PECVD)、金属有机物CVD(MOCVD)、溅射、其他适当的工艺或其组合来形成高k介电层224。
导电层230设置在高k介电层224上方。导电层230可以被称作栅极结构220的栅极堆叠件的保护层(capping layer)。在实例中，导电层230具有大约9A至大约85A的厚度。如上所述，在所述实施例中，导电层230包括金属层232、金属层234以及金属层236。 在实例中，金属层232和金属层234的组合厚度为大约4A至大约35A。导电层230的金属层232、金属层234以及金属层236被配置为最小化或阻止界面介电层222在后续处理过程中生长，诸如，在退火工艺过程中。该退火工艺可以被用于释放栅极结构220的栅极堆叠件中的压力和/或修复其中的缺陷，或被用于激活集成电路器件200的源极/漏极区域的掺杂物。在后续的处理中该退火工艺可以被用于其它目的。在实例中，导电层230在具有大于或等于大约1050°C的温度的退火工艺中，最小化或防止界面介电层222生长。
图1中的栅极堆叠件部分的分解视图示出的是导电层230如何通过阻止杂质原子 (诸如，氧杂质原子)迁移到界面介电层222中来最小化或阻止界面介电层222在后续处理过程中的生长。例如，金属层236包括各种具有晶界的颗粒，并且在处理过程中(诸如， 在退火工艺过程中)氧杂质可能渗透到金属层236中，处于金属层236的颗粒之间，并且朝向界面介电层222迁移。这种氧杂质可能是从处理集成电路器件200时集成电路器件200 所处的环境大气中吸收而来。金属层234包括从金属层236中吸收这种氧杂质并且阻止或阻滞该氧杂质扩散到金属层232中的材料。由于金属层234可以在阻止该氧杂质扩散到金属层232中的同时从金属层236中吸收该氧杂质，所以在金属层232、高k介电层224以及界面层222之间存在有封闭的系统238。该封闭系统238将不会包含来自金属层236的如果被引入到界面介电层222中将导致界面介电层222生长的氧杂质。另外，在所述实施例中，金属层232包括清除界面介电层222中的氧杂质的材料。因此导电层230通过阻止氧杂质到达界面介电层222以及将氧杂质从界面介电层222中清除来阻止或最小化界面介电层222在后续的处理过程中的生长，这使得界面介电层222仍旧是超薄的，例如，具有小于或等于大约6A的厚度。通过阻止或最小化界面介电层222在后续处理过程中的生长可以改进高k介电层224的电容等效厚度(CET)，这种改进转而可以改进集成电路器件200的总体性能 。不同的实施例可以具有不同的优点，并且没有任何特定的优点是任何实施例所必需的。
金属层232设置在高k介电层224上方。在实例中，金属层232具有大约2A至大约15人的厚度。如上所述，金属层232包括被配置成从界面介电层222中清除杂质原子(诸如，氧杂质)的材料。在所述实施例中，金属层232包括富钛材料或富钽材料，从而易于将杂质原子(诸如，氧杂质)从界面介电层222中清除。例如，金属层232包括过渡金属氮化物，诸如，氮化钛(TiN)或过渡金属碳化物，诸如，碳化钽(TaC)。如果金属与氮或碳的比例大于1(换言之，M/N> I或M/C> I)的话，那么金属层232是富含金属的(换言之，富含钛或富含钽)。在金属层232是富含钛的TiN层的实例中，金属层232的Ti N比例为大约1. 05 I至大约2 I。在另一个金属层232是富含钽的TaC层的实例中，金属层232 的Ta C比例为大约1. 05 I至大约2 I。可选地，金属层232包括易于将杂质原子从界面介电层222中清除的反应金属材料，诸如，铪(Hf)、钛(Ti)、钴(Co)、铝(Al)、锆(Zr)、 镧(La)、镁(Mg)、其他反应金属或其组合。在实例中，该反应金属材料是能够与氧反应的材料。
金属层234设置在金属层232上方。在实例中，金属层234具有大约2A至大约 20人的厚度。如上所述，金属层234包括从金属层236中吸收杂质原子(诸如，氧杂质)并且阻止或阻滞该杂质扩散到金属层232中的材料。在所述实施例中，由于金属层232包括富钛材料或富钽材料，所以该金属层234包括了易于从金属层236中吸收杂质原子，同时阻止该杂质原子扩散到金属层232中的反应金属材料。例如，金属层234包括铪(Hf)。在其他实例中，金属层234可以包括钛(Ti)、钴(Co)、铝(Al)、错(Zr)、镧(La) M (Mg)、其他反应金属或其组合。可选地，在包括反应金属材料的金属层232中，金属层234包括富钛材料或富钽材料，该材料易于从金属层236中吸收杂质原子，同时阻止该杂质原子扩散到金属层232中。例如，金属层234包括过渡金属氮化物或过渡金属碳化物，诸如，氮化钛(TiN) 或碳化钽(TaC)。如果金属与氮或碳的比例大于1(换言之，M/N>1或M/C>1)的话，那么金属层234是富含金属的(换言之，富含钛或富含钽。在金属层234是富含钛的TiN层的实例中，金属层234的Ti N比例为大约1. 05 I至大约2 I。在另一个金属层234 是富含钽的TaC层的实例中，金属层234的Ta C比例为大约1. 05 I至大约2 I。如上所述，可以注意到，当金属层232和金属层234中的一个包括富含钛或富钽材料时，金属层232和金属层234中的另一个则包括反应金属材料。这确保了金属层234能够有效地阻止杂质原子扩散到金属层232中。
金属层236设置在金属层234上方。在实例中，金属层236具有大约5 A至大约5θΑ 的厚度。在所述实施例中，金属层236包括富含氮或富碳材料。如果金属与氮或碳的比例小于1(换言之，M/N< I或M/C< I)的话，那么金属层236是富含氮的或富含碳的。例如， 金属层236包括过渡金属氮化物或过渡金属碳化物，诸如，氮化钛(TiN)或碳化钽(TaC)。 在金属层236是富含氮的TiN层的实例中，金属层236的Ti N比例为大约O. 9 I至大约1:1。在另一个金属层236是富含碳的TaC层的实例中，金属层236的Ta C比例为大约O. 9 :1至大约1:1。可选地,金属层236包括另一种富含氮的过渡金属氮化物,诸如，氮化铪(HfN)或富含碳的过渡金属碳化物，诸如，碳化钛(TiC)或碳化钒(VnC)。
导电层240设置在导电层230上方,在所述实施例中，导电层240设置在金属层 236上方。在实例中 ，导电层240具有大约IOA至大约800A的厚度。在所述实施例中，导电层240包括多晶的硅(多晶硅)。为了适当的导电性，可以对该多晶硅进行掺杂。可选地，导电层240包括另一种具有适当的功函的导电材料，因此，导电层240也可以被称为功函层。该功函层包括任意适当的材料，以使该层可以被调整成具有使相关器件的性能增强的适当的功函。例如，如果需要用于P型场效应晶体管器件(PFET)的P型功函金属(P金属)的话，那么可以使用TiN或TaN。另外，如果需要用于η型FET (NFET)的η型功函金属 (η金属)的话,那么可以使用Ta、TiAl、TiAlN或TaCN。该功函层可以包括掺杂的导电氧化物材料。其他的导电材料包括铝、铜、钨、金属合金、金属硅化物、其他适当的导电材料或其组合。
栅极结构220进一步包括通过适当的工艺形成的隔离件250。例如，在集成电路器件200上方均厚沉积介电层，诸如，氮化硅层；并且随后各向异性地蚀刻该氮化硅层来将其去除，从而形成图1中示出的隔离件250。隔离件250与栅极结构220的栅极堆叠件(界面层222、高k介电层224、导电层230以及导电层240)的侧壁相邻地设置。可选地或额外地，隔离件250包括另一种介电材料，诸如，氧化硅、碳氮化硅或其组合。
集成电路器件200可以包括其他部件。例如，在所述实施例中，集成电路器件200 包括设置在衬底210中的源极/漏极部件260。该源极/漏极部件260被栅极结构220插入。源极/漏极部件260可以包括轻掺杂的源极和漏极(LDD)区域和/或重掺杂的源极和漏极(HDD)区域。可以通过离子注入或η型的(诸如，磷或砷)或P型的(诸如，硼)的掺杂物扩散来形成该LDD和/或HDD区域。在所述实施例中，可以在任何时候形成该LDD和 /或HDD区域。源极/漏极部件260可以包括上升的源极/漏极部件。例如，可以将硅化物部件形成在源极/漏极部件260上方来减小接触电阻。可以通过自对准硅化物工艺将该硅化物部件形成在源极和漏极部件上方，该自对准硅化物工艺包括沉积金属层、退火金属层，使得该金属层能够与硅反应从而形成硅化物，并且随后去除未反应的金属层。
在实例中，层间介电(ILD)层形成在衬底上并且进一步向该衬底应用化学机械抛光(CMP)工艺来平坦化该衬底。在形成ILD层之前，可以将接触蚀刻停止层(CESL)形成在栅极结构220的顶部上。在实例中，导电层240在集成电路器件200的栅极结构220中保留了多晶硅。在另一个实例中，该多晶硅被去除并且在后栅极工艺或栅极替换工艺中被金属替代。另外，在实例中，包括金属层和金属间介电(MD)层的多层互连(MLI)形成在衬底210上方(诸如，在ILD层上方)，从而将集成电路器件200的各个部件或结构相互电连接。该多层互连包括垂直互连(诸如，通孔或接触件)和水平互连，诸如，金属线。各种互连部件可以使用各种导电材料，包括铝、铜、钛、钨、其合金、硅化物材料、其他适当材料或其组合。在实例中，使用单镶嵌工艺或双镶嵌工艺来形成铜或铝多层互连结构。
图2是根据本发明的各个方面制造集成电路器件(部分或整体)的方法300的流程图。例如，方法300制造了集成电路器件(诸如，如上所述的图1中的集成电路器件200) 的栅极堆叠件。可以在先栅极工艺、后栅极工艺或先栅极和后栅极工艺组合中形成该栅极堆叠件。方法300以框310开始，在其中将界面介电层形成在半导体衬底上方。该界面层可以与上述界面介电层222类似。在框320中，将高k介电层形成在界面介电层上方。该高k 介电层可以与上述高k介电层224类似。在框330中，将第一金属层形成在高k介电层上方。该第一金属层包括从界面介电层中清除氧杂质的材料。该第一金属层可以与上述金属层232类似。在框340中，将第二金属层形成在第一金属层上方。该第二金属层包括从上面的任意层中吸收氧杂质并且阻止氧杂质扩散到第一金属层中的材料。该第二金属层可以与上述金属层234类似。在框350和框360中，分别是将第三金属层形成在第二金属层上方以及将第四金属层形成在第三金属层上方。第三金属层可以与上述金属层236类似，而第四金属层可以与上述导电层240类似。在实例中，第二金属层从第三金属层中吸收氧杂质。在另一个实例中，第二金属层从第三金属层和第四金属层中吸收氧杂质。可以继续进行方法300来制造集成电路器件的其他部件。例如，隔离件(诸如，上述的隔离件250)可以沿着栅极堆叠件和/或源极/漏极部件(诸如，上述源极/漏极部件260)的侧壁形成， 可以·形成在半导体衬底中，使得栅极堆叠件插入到源极/漏极部件中。可以在方法300之前、期间和之后设置额外的步骤，并且对于方法300的额外的实施例而言，所述步骤中的一些可以被替代或删除。
本发明提供了多种不同的实施例。在实例中，集成电路器件包括设置在半导体衬底上方的栅极堆叠件，该栅极堆叠件包括设置在半导体衬底上方的界面介电层、设置在界面介电层上方的高k介电层、设置在高k介电层上方的第一导电层以及设置在第一导电层上方的第二导电层。该第一导电层包括设置在高k介电层上方的第一金属层、设置在第一金属层上方的第二金属层以及设置在第二金属层上方的第三金属层。该第一金属层包括将来自界面介电层的氧杂质清除的材料，而第二金属层包括吸收来自第三金属层的氧杂质并且阻止氧杂质扩散到第一金属层中的材料。该集成电路器件可以进一步包括一组沿着栅极堆叠件的侧壁设置的隔离件。集成电路器件可以进一步包括设置在半导体衬底中的源极部件和漏极部件，其中，栅极堆叠件插入源极部件和漏极部件中。
界面介电层是厚度，例如，小于或等于大约6人的超薄界面介电层。该界面介电层包括含氧化物的材料。在实例中，第一金属层的材料是富钛材料和富钽材料之一；而第二金属层的材料是反应金属材料。在另一个实例中，第一金属层的材料是反应金属材料；而第二金属层的材料是富钛材料和富钽材料之一。富钛材料可以包括Ti N的比例为大约 1.05 I至大约2 I的氮化钛。富钽材料可以包括Ta C的比例为大约1. 05 I至大约2 :1的碳化钽。该反应金属材料可以是铪(Hf)、钛(Ti)、钴(Co)、铝(Al)、锆(Zr)、 镧(La)和镁(Mg)之一。第三金属层包括富氮材料和富碳材料之一。富氮材料可以包括 Ti N的比例为大约O. 9 I至大约1:1的氮化钛。富碳材料可以包括Ta C的比例为大约O. 9 I至大约1:1的碳化钽。第二导电层可以包括多晶硅。
在另一个实例中，设置在半导体衬底上方的栅极堆叠件包括设置在半导体衬底上方的界面介电层、设置在界面介电层上方的高k介电层、设置在高k介电层上方的第一导电层以及设置在第一导电层上方的第二导电层。该第一导电层包括设置在高k介电层上方的第一金属层、设置在第一金属层上方的第二金属层以及设置在第二金属层上方的第三金属层。第一金属层包括富钛材料或富钽材料以及反应金属材料中的一种。第二金属层包括富钛材料或富钽材料以及反应金属材料中的另一种。在实例中，第一金属层包括富钛材料、 第二金属层包括反应金属材料，而第三金属层包括富氮材料。富钛材料可以包括Ti N的比例为大约1. 05 I至大约2 I的氮化钛，反应金属材料可以包括铪(Hf)，而富氮材料可以包括Ti N的比例为大约O. 9 I至大约1:1的氮化钛。
在又一个实例中，一种方法包括在半导体衬底上方形成栅极堆叠件。形成栅极堆叠件包括在半导体衬底上方形成界面介电层；在界面介电层上方形成高k介电层；在高k 介电层上方形成第一导电层；以及在第一导电层上方形成第二导电层。形成第一导电层包括在高k介电层上方形成第一金属层；在第一金属层上方形成第二金属层；以及在第二金属层上方形成第三金属层。形成第一金属层包括形成将氧杂质从界面介电层中清除的材料，而形成第二金属层包括形成吸收第三金属层中的氧杂质并且阻止氧杂质扩散到第一金属层中的材料。形成将氧杂质从界面介电层中清除的材料可以包括形成Ti N的比例为大约1. 05 I至大约2 I的氮化钛层。形成吸收第三金属层中的氧杂质并且阻止氧杂质扩散到第一金属层中的材料可以包括形成铪(Hf)层。形成第三金属层可以包括形成 Ti N的比例为大约O. 9 I至大约1:1的氮化钛层。形成第二导电层可以包括形成多晶娃层 。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。
权利要求
1.一种集成电路器件，包括 半导体衬底；以及栅极堆叠件，设置在所述半导体衬底上方，其中，所述栅极堆叠件包括 界面介电层，设置在所述半导体衬底上方，高k介电层，设置在所述界面介电层上方，第一导电层，设置在所述高k介电层上方，其中， 所述第一导电层包括 第一金属层，设置在所述高k介电层上方,其中，所述第一金属层包括从所述界面介电层中清除氧杂质的材料，第二金属层，设置在所述第一金属层上方，以及第三金属层，设置在所述第二金属层上方，其中，所述第二金属层包括吸收所述第三金属层中的氧杂质并且阻止氧杂质扩散到所述第一金属层中的材料；以及第二导电层，设置在所述第一导电层上方。
2.根据权利要求1所述的集成电路器件，其中，所述界面介电层包括含氧化物的材料。
3.根据权利要求1所述的集成电路器件，其中 所述第一金属层的材料是富钛材料和富钽材料之一； 而所述第二金属层的材料是反应金属材料。
4.根据权利要求1所述的集成电路器件，其中， 所述第一金属层的材料是反应金属材料； 而所述第二金属层的材料是富钛材料和富钽材料之一。
5.根据权利要求1所述的集成电路器件，其中，所述第三金属层包括富氮材料和富碳材料之一。
6.根据权利要求1所述的集成电路器件，其中，所述第二导电层包括多晶硅。
7.根据权利要求1所述的集成电路器件，进一步包括 一组隔离件，沿着所述栅极堆叠件的侧壁设置；以及 源极部件和漏极部件，设置在所述半导体衬底中，其中，所述栅极堆叠件插入到所述源极部件和所述漏极部件中。
8.一种集成电路器件，包括 栅极堆叠件，设置在所述半导体衬底上方，其中，所述栅极堆叠件包括设置在所述半导体衬底上方的界面介电层、设置在所述界面介电层上方的高k介电层、设置在所述高k介电层上方的第一导电层以及设置在所述第一导电层上方的第二导电层，其中，所述第一导电层包括 第一金属层，设置在所述高k介电层上方； 第二金属层，设置在所述第一金属层上方； 第三金属层，设置在所述第二金属层上方； 其中，所述第一金属层包括富钛材料或富钽材料，以及反应金属材料中的一种，并且其中，所述第二金属层包括所述富钛材料或所述富钽材料以及所述反应金属材料中的另一种。
9.根据权利要求8所述的集成电路器件，其中 所述第一金属层包括所述富钛材料；并且 所述第二金属层包括所述反应金属材料。
10.根据权利要求9所述的集成电路器件，其中，所述第三金属层包括富氮材料。
全文摘要
本发明公开的是多层清除金属栅极堆叠件及其制造方法。在一个实例中，设置在半导体衬底上方的栅极堆叠件包括设置在半导体衬底上方的界面介电层、设置在界面介电层上方的高k介电层、设置在高k介电层上方的第一导电层以及设置在第一导电层上方的第二导电层。该第一导电层包括设置在高k介电层上方的第一金属层、设置在第一金属层上方的第二金属层以及设置在第二金属层上方的第三金属层。第一金属层包括将氧杂质从界面介电层中清除的材料，而第二金属层包括吸收第三金属层中的氧杂质并且阻止氧杂质扩散到第一金属层中的材料。本发明提供用于超薄界面介电层的多层清除金属栅极堆叠件。
文档编号H01L29/49GK103022102SQ20121002440
公开日2013年4月3日 申请日期2012年2月3日 优先权日2011年9月22日
发明者刘冠廷, 姚亮吉, 奧野泰利, 万幸仁 申请人:台湾积体电路制造股份有限公司