一种基于自对准工艺的应变SiBiCMOS集成器件及制备方法

专利名称：一种基于自对准工艺的应变Si BiCMOS集成器件及制备方法
技术领域：
本发明属于半导体集成电路技术领域，尤其涉及ー种基于自对准エ艺的应变SiBiCMOS集成器件及制备方法。
背景技术：
1958年出现的集成电路是20世纪最具影响的发明之一。基于这项发明而诞生的微电子学已成为现有现代技术的基础，加速改变着人类社会的知识化、信息化进程，同时也改变了人类的思维方式。它不仅为人类提供了强有力的改造自然的工具，而且还开拓了一个广阔的发展空间。在信息技术高度发展的当代，以集成电路为代表的微电子技术是信息技术的关键。集成电路作为人类历史上发展最快、影响最大、应用最广泛的技术，其已成为衡量ー个国家科学技术水平、综合国力和国防力量的重要标志。对于整机系统中集成电路的数量更是其系统先进性的直接表征。而现在，电路规模已由最初的小規模发展到现在的甚大規模。由于对集成度，功耗，面积，速度等各因素的综合考虑，CMOS得到了广泛的应用。CMOS集成电路的ー个重要性能指标，是空穴和电子的迁移率。要提高PMOS器件和NMOS器件两者的性能，这两种载流子的迁移率都应当尽可能地高。CMOS电路的总体性能同样取决于NMOS器件和PMOS器件的性能，从而，取决于空穴和电子的迁移率。众所周知的是，在半导体材料上施加应カ，例如在半导体材料硅上施加应カ，会改变电子和空穴的迁移率，从而，会改变半导体材料上所形成的NMOS器件和PMOS器件的性能。迁移率的提高会导致性能的提高，本专利提出ー种利用硅材料的选择性加应カ技术制备CMOS，提高应变Si BiCMOS器件与电路性能。

发明内容
本发明实施例的目的在于提供一种用在一个衬底片上制备应变Si垂直沟道PMOS器件、应变Si平面沟道NMOS器件和双多晶SiGe HBT器件，构成基于自对准エ艺的应变SiBiCMOS集成器件，以实现器件与集成电路性能的最优化。本发明的目的在于提供ー种基于自对准エ艺的应变Si BiCMOS集成器件，所述双应变平面BiCMOS集成器件采用双多晶SiGe HBT器件，应变Si平面沟道NMOS器件和应变Si垂直沟道PMOS器件。进ー步，所述的基于自对准エ艺的应变Si BiCMOS集成器件，NMOS器件导电沟道为应变Si材料，沿沟道方向为张应变。进ー步，所述的基于自对准エ艺的应变Si BiCMOS集成器件，CMOS器件中PMOS器件应变Si沟道为垂直沟道，沿沟道方向为压应变，并且为回型结构。进ー步，所述的基于自对准エ艺的应变Si BiCMOS集成器件，双多晶SiGeHBT器件的发射极和基极采用多晶硅接触。
进ー步，所述的基于自对准エ艺的应变Si BiCMOS集成器件，SiGe HBT器件的制备过程采用自对准エ艺，并为全平面结构。本发明实施例的另一目的在于提供ー种基于自对准エ艺的应变Si BiCMOS集成器件的制备方法，包括如下步骤第一歩、选取掺杂浓度为5 X IO14 5 X IO15CnT3的P型Si片作为衬底； 第二步、利用化学汽相淀积(CVD)的方法，在600 800°C，在外延Si层表面淀积一厚度为300 500nm的SiO2层，光刻埋层区域，对埋层区域进行N型杂质的注入，形成N型重掺杂埋层区域；第三歩、利用化学汽相淀积(CVD)的方法，在600 750°C，在衬底上生长ー层厚度为I. 5 2 μ m的N型Si外延层，作为集电区，该层掺杂浓度为I X IO16 I X 1017cm_3 ；第四步、利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积ー层SiO2，光刻隔离区，利用干法刻蚀エ艺，在隔离区刻蚀出深度为2. 5 3. 5μπι的深槽，利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积ー层SiO2和ー层SiN，将深槽内表面全部覆盖，最后淀积SiO2将深槽内填满，形成深槽隔离；第五步、利用化学汽相淀积(CVD)的方法，在600 800°C，在外延Si层表面淀积ー层厚度为50(T700nm的SiO2层，光刻集电极接触区窗ロ，对衬底进行磷注入，使集电极接触区掺杂浓度为IX IO19 IX IO2tlCnT3，形成集电极接触区域，再将衬底在950 1100°C温度下，退火15 120s，进行杂质激活；第六步、刻蚀掉衬底表面的氧化层，利用化学汽相淀积(CVD)方法，在600 800 °C,在衬底表面淀积ニ层材料第一层为SiO2层，厚度为2(T40nm;第二层为P型Poly-Si 层，厚度为 20(T400nm，掺杂浓度为 I XlO2ci I X IO21CnT3 ；第七步、光刻Poly-Si，形成外基区，利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积SiO2层，厚度为20(T400nm，利用化学机械抛光(CMP)的方法去除Poly-Si 表面的 SiO2 ；第八步、利用化学汽相淀积(CVD )方法，在600 800°C，淀积ー S iN层，厚度为5(Tl00nm，光刻发射区窗ロ，刻蚀掉发射区窗ロ内的SiN层和Poly-Si层；再利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积ー SiN层，厚度为l(T20nm，干法刻蚀掉发射窗SiN，形成侧墙；第九步、利用湿法刻蚀，对窗ロ内SiO2层进行过腐蚀，形成基区区域，利用化学汽相淀积(CVD)方法，在600 750°C，在基区区域选择性生长SiGe基区，Ge组分为15 25%，掺杂浓度为5 X IO18 5 X 1019cnT3，厚度为2(T60nm ；第十步、利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积Poly-Si，厚度为20(T400nm，再对衬底进行磷注入，并利用化学机械抛光(CMP)去除发射极接触孔区域以外表面的Poly-Si,形成发射极；第^^一步、利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积SiO2层，在950 1100°C温度下，退火15 120s，进行杂质激活；第十二步、光刻PMOS器件有源区，用干法刻蚀エ艺，在PMOS器件有源区，刻蚀出深度为2 2. 9 μ m的深槽；利用化学汽相淀积(CVD)方法，在600 750°C，在PMOS器件有源区(即深槽)选择性外延生长七层材料第一层是厚度为200 400nm的P型Si缓冲层，掺杂浓度为I 5X IO15CnT3 ;第二层是厚度为I. 4 I. 7μπι的P型SiGe渐变层，底部Ge组分是0%，顶部Ge组分是15 25%，掺杂浓度为I 5 X IO18CnT3 ;第三层是Ge组分为15 25%,厚度为200 400nm的P型SiGe层，掺杂浓度为5 X IO19 I X IO20Cm-3,作为PMOS器件的漏区；第四层是厚度为3 5nm的P型应变Si层，掺杂浓度为I 5X 1018cm_3，作为P型轻掺杂源漏结构(P-LDD);第五层是厚度为22 45nm的N型应变Si层，掺杂浓度为5 X IO16 5 X IO17CnT3，作为PMOS器件的沟道；第六层是厚度为3 5nm的P型应变Si层，掺杂浓度为I 5X 1018cm_3，作为P型轻掺杂源漏结构(P-LDD);第七层是Ge组分为15 25%,厚度为200 400nm的P型SiGe，掺杂浓度为5 X IO19 I X IO20Cm-3,作为PMOS器件的有源区；第十三步、利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积ー层SiO2 ;光刻NMOS器件有源区，在NMOS器件有源区，刻蚀出深度为1.9 2. 8μπι的深槽；利用化学汽相淀积(CVD)方法，在600 750°C，在NMOS器件有源区选择性外延生长四层材料第一层是厚度为200 400nm的P型Si缓冲层，掺杂浓度为I 5 X IO15CnT3 ;第二层是厚度为I. 5 2 μ m的P型SiGe渐变层，底部Ge组分是0%，顶部Ge组分是15 25%，掺杂浓度为I 5 X IO15CnT3 ;第三层是Ge组分为15 25%，厚度为200 400nm的P型SiGe层，掺杂浓度为5X IO16 5X IO17CnT3 ;第四层是厚度为10 15nm的P型应变Si层，掺杂浓度·为5 X IO16 5 X IO17CnT3作为NMOS器件的沟道；第十四步、在衬底表面利用化学汽相淀积(CVD)的方法，在600 800°C，淀积一 SiO2层；光刻PMOS器件源漏隔离区，利用干法刻蚀エ艺，在该区域刻蚀出深度为O. 3 O. 5μπι的浅槽；再利用化学汽相淀积(CVD)方法，在600 800°C，在浅槽内填充SiO2，形成浅槽隔离；第十五步、光刻漏沟槽窗ロ，利用干法刻蚀エ艺，在PMOS器件漏区域刻蚀出深度为O. 4 O. 7 μ m漏沟槽；利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积掺杂浓度为I 5 X 102°cm_3的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si，形成漏连接区；第十六步、在衬底表面利用化学汽相淀积(CVD)的方法，在600 800°C，淀积一 SiO2层；光刻栅沟槽窗ロ，利用干法刻蚀エ艺，在PMOS器件栅区域刻蚀出深度为O. 4
O.7 μ m栅沟槽；利用原子层化学汽相淀积(ALCVD)方法，在300 400°C，在衬底表面淀积厚度为6 IOnm的高介电常数的HfO2层，作为PMOS器件的栅介质层；利用化学汽相淀积(CVD)方法，在600 800°C，在栅沟槽中淀积掺杂浓度为I 5 X 102°cm_3的P型Poly-SiGe，Ge组分为10 30%，将PMOS器件栅沟槽填满；光刻栅介质和栅Poly-SiGe，形成栅极和源极，最终形成PMOS器件结构；第十七步、在衬底表面利用化学汽相淀积(CVD)的方法，在600 800°C，淀积ーSiO2层；光刻NMOS器件有源区，利用原子层化学汽相淀积(ALCVD)方法，在300 400°C，在NMOS器件有源区淀积厚度为6 IOnm的高介电常数的HfO2层，作为NMOS器件的栅介质层；利用化学汽相淀积(CVD)方法，在600 800°C，在NMOS器件有源区淀积厚度为200 300nm的P型Poly-SiGe，掺杂浓度为I 5 X IO2W3, Ge组分为10 30%，光刻栅介质和栅Poly-SiGe，形成栅极；利用离子注入エ艺，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂源漏结构(N-LDD)，掺杂浓度均为I 5X IO18CnT3 ；
第十八步、利用化学汽相淀积(CVD)方法，在600 800°C，在整个衬底淀积ー厚度为3 5nm的SiO2层，利用干法刻蚀エ艺，刻蚀掉表面的SiO2,形成NMOS器件栅极侧墙，利用离子注入エ艺，对NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源区和漏区，并快速热退火，使NMOS器件源区和漏区的掺杂浓度达到I 5X102°cm_3 ；第十九步、在衬底表面利用化学汽相淀积(CVD)的方法，在600 800°C，淀积ー3;102层；光刻引线窗ロ，在整个衬底上派射 ー层金属钛(Ti),合金，自对准形成金属娃化物，清洗表面多余的金属，形成金属接触；光刻引线，构成MOS导电沟道为22 45nm的基于自对准エ艺的应变Si BiCMOS集成器件。进一歩、PMOS器件沟道长度根据第十二步淀积的N型应变Si层厚度确定，取22 45nm, NMOS器件的沟道长度由エ艺决定，取22 45nm。进一歩、该制备方法中应变Si CMOS器件制造过程中所涉及的化学汽相淀积(CVD)エ艺温度决定，最高温度小于等于800°C。进ー步、基区厚度根据第九步SiGe的外延层厚度来决定，取20 60nm。本发明实施例的另一目的在于提供ー种基于自对准エ艺的应变Si BiCMOS集成电路的制备方法，该制备方法包括如下步骤步骤1，集电区与深槽隔离制备的实现方法为(Ia)选取掺杂浓度为5 X IO14CnT3的P型Si片，作为衬底；(Ib)利用化学汽相淀积(CVD)的方法，在600°C，在外延Si层表面淀积ー厚度为300nm的SiO2层，光刻埋层区域，对埋层区域进行N型杂质的注入，形成N型重掺杂埋层区域；(Ic)刻蚀掉衬底表面的氧化层，利用化学汽相淀积(CVD)的方法，在600°C，在上层Si材料上生长ー层厚度为I. 5 μ m的N型外延Si层，作为集电区，该层掺杂浓度为
IX IO16CnT3 ；(Id)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积ー层SiO2 ；(Ie)光刻隔离区，利用干法刻蚀エ艺，在隔离区刻蚀出深度为2. 5μπι的深槽；(If)利用化学汽相淀积(CVD)方法，在600°C，在深槽内表面淀积SiO2层，将深槽内表面全部覆盖；(Ig)利用化学汽相淀积(CVD)方法，在600°C，在深槽内SiO2层上再淀积ー层SiN层，将深槽内表面全部覆盖；(Ih)利用化学汽相淀积(CVD)方法，在600°C，在深槽内填充SiO2，利用化学机械抛光(CMP)方法，除去多余的氧化层，形成深槽隔离；步骤2，集电极接触区制备的实现方法为(2a)利用化学汽相淀积(CVD)的方法，在600°C，在上层Si材料上生长ー层厚度为50nm的N型外延Si层，作为集电区，该层掺杂浓度为I X IO16CnT3 ；(2b)利用化学汽相淀积(CVD)的方法，在600°C，在外延Si层表面淀积ー层厚度为500nm的氧化层；(2c)光刻集电极接触区窗ロ；(2d)对衬底进行磷注入，使集电极接触区掺杂浓度为lX1019cm_3，形成集电极接触区域；
(2e)将衬底在950°C温度下，退火15s，进行杂质激活；步骤3，基区接触制备的实现方法为(3a)刻蚀掉衬底表面氧化层，利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积ー SiO2层，厚度为20nm ；(3b)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积ー P型Poly-Si层，作为基区接触区，该层厚度为200nm，掺杂浓度为lX102°cm_3 ；(3c)光刻Poly-Si，形成外基区，在600°C，在衬底表面淀积SiO2层，厚度为200nm，利用化学机械抛光(CMP)的方法，去除Poly-Si表面的SiO2 ；(3d)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积ー SiN层，厚度为50nm ；(3e)光刻发射区窗ロ，刻蚀掉发射区窗口内的SiN层和Poly-Si层；·(3f)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积ー层SiN层，厚度为 IOnm ；步骤4，基区材料制备的实现方法为(4a)利用干法，刻蚀掉发射窗SiN，形成侧墙；(4b)利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域；(4c)利用化学汽相淀积(CVD)方法，在600°C，在基区区域选择性生长SiGe基区，Ge组分为15%，掺杂浓度为5 X 1018cnT3，厚度为20nm ；步骤5，发射区制备的实现方法为(5a)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积Poly-Si，厚度为200nm ；(5b)对衬底进行磷注入，并利用化学机械抛光(CMP)去除发射极接触孔区域以外表面的Poly-Si,形成发射极；(5c)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积SiO2层，在950°C温度下退火120s，激活杂质；步骤6，PMOS器件有源区外延材料制备的实现方法为(6a)光刻PMOS器件有源区，用干法刻蚀方法，在PMOS器件有源区，刻蚀出深度为
2μ m的深槽；(6b)利用化学汽相淀积(CVD)的方法，在600°C，在深槽中选择性生长ー层厚度为200nm的P型Si缓冲层，掺杂浓度I X IO15cnT3 ；(6c)利用化学汽相淀积(CVD)的方法，在600°C，在Si缓冲层上选择性生长ー层厚度为I. 4 μ m的P型SiGe层，Ge组分底部为O %，上层为25%的梯度分布，掺杂浓度为I X IO18CnT3 ；(6d)用化学汽相淀积(CVD)的方法，在600°C，在SiGe层上选择性生长ー层Ge组分为25%，厚度为200nm的P型SiGe层，掺杂浓度为5X 1019cm_3，作为PMOS器件的漏区；(6e)用化学汽相淀积(CVD)的方法，在600°C，在P型SiGe层上选择性生长ー层厚度为3nm的P型应变Si层，掺杂浓度为I X 1018cm_3，作为P型轻掺杂源漏结构(P-LDD)；(6f)利用化学汽相淀积(CVD)的方法，在600°C，在P型应变Si层上选择性生长ー层厚度为22nm的N型应变Si层，作为PMOS器件沟道区，掺杂浓度为5X IO16CnT3 ；
(6g)用化学汽相淀积(CVD)的方法，在600°C，在N型应变Si层上选择性生长ー层厚度为3nm的P型应变Si层，掺杂浓度为I X 1018cm_3，作为P型轻掺杂源漏结构(P-LDD)；(6h)利用化学汽相淀积(CVD)的方法，在600°C，在应变Si层上选择性生长ー层厚度为200nm的Ge组分固定为25%的P型应变SiGe层，作为PMOS器件源区，掺杂浓度为5X 1019cm_3，形成PMOS器件有源区；步骤7，NMOS器件有源区材料制备的实现方法为(7a)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积ー层SiO2 ；(7b)光刻NMOS器件有源区，用干法刻蚀方法，在NMOS器件有源区，刻蚀出深度为
I.9μπι的深槽；(7c)利用化学汽相淀积(CVD)的方法，在600°C，在匪OS器件有源区选择性生长ー层厚度为200nm的P型Si缓冲层，掺杂浓度I X IO15CnT3 ；(7d)利用化学汽相淀积(CVD)的方法，在600°C，在Si缓冲层上选择性生长ー层厚度为1.5μπι的P型SiGe层，Ge组分梯度分布，底部为0%，顶部为25%，掺杂浓度为I X IO15Cm 3 ；(7e)利用化学汽相淀积(CVD)的方法，在600°C，在SiGe层上选择性生长ー层Ge组分为25%，厚度为200nm的P型SiGe层，掺杂浓度为5 X IO16cnT3 ；(7f)利用化学汽相淀积(CVD)的方法，在600°C，在SiGe层上生长ー层厚度为IOnm的P型应变Si层，NMOS器件沟道区，掺杂浓度为5X 1016cm_3，形成NMOS器件有源区；步骤8，PMOS器件隔离和漏沟槽制备的实现方法为(8a)在衬底表面利用化学汽相淀积(CVD)的方法，在600°C，淀积ー SiO2层；(Sb)光刻PMOS器件源漏隔离区，利用干法刻蚀エ艺，在PMOS器件源漏隔离区刻蚀出深度为O. 3μπι的浅槽；(8c)利用化学汽相淀积(CVD)方法，在600°C，在浅槽内填充SiO2,形成源漏浅槽隔离；(8d)光刻漏沟槽窗ロ，利用干法刻蚀エ艺，在PMOS器件漏区域刻蚀出深度为O. 4 μ m漏沟槽；(8e)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积掺杂浓度为I X 102°cm_3的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si,形成漏连接区；步骤9，PMOS器件栅制备和PMOS器件形成的实现方法为(9a)在衬底表面利用化学汽相淀积(CVD)的方法，在600°C，淀积ー SiO2层；(9b)光刻栅沟槽窗ロ，利用干法刻蚀エ艺，在PMOS器件栅区域刻蚀出深度为O. 4 μ m栅沟槽；(9c)利用原子层化学汽相淀积(ALCVD)方法，在300°C，在衬底表面淀积高介电常数的HfO2层，作为PMOS器件的栅介质层，厚度为6nm ；(9d)利用化学汽相淀积(CVD)方法，在600°C，在栅沟槽中淀积掺杂浓度为I X IO2ciCnT3的P型Poly-SiGe，Ge组分为30%，将PMOS器件栅沟槽填满；(9e)刻栅介质和栅Poly-SiGe,在栅沟槽中形成PMOS器件栅极和源极,最终形成PMOS器件；
步骤10，NMOS器件形成的实现方法为(IOa)在衬底表面利用化学汽相淀积(CVD)的方法，在600°C，淀积ー SiO2层；(IOb)光刻NMOS器件有源区，利用 子层化学汽相淀积(ALCVD)方法，在300°C，在NMOS器件有源区表面淀积ー层厚度为6nm的HfO2层，作为NMOS器件的栅介质；(IOc)利用化学汽相淀积(CVD)方法，在600°C，在栅介质层上淀积ー层Ploy-SiGe层，Ge组分为30%，厚度为200nm，掺杂浓度为I X 102°cnT3 ；(IOd)光刻栅介质和栅Poly-SiGe,形成栅极；(IOe)利用离子注入エ艺，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂源漏结构(N-LDD)，掺杂浓度均为I X IO18CnT3 ；(IOf)利用化学汽相淀积(CVD)方法，在600°C，在NMOS器件有源区表面淀积ー层3nm的SiO2层，利用干法刻蚀エ艺，刻蚀掉表面的SiO2层，在Ploy-SiGe侧壁保留下SiO2形成栅侧墙；(IOg)利用离子注入エ艺，对NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源区和漏区，并快速热退火，使NMOS器件有源区的掺杂浓度达到I X IO20Cm-3,最終形成NMOS器件；步骤11，构成BiCMOS集成电路的实现方法为(Ila)在衬底表面利用化学汽相淀积(CVD)的方法，在600°C，淀积ー SiO2层；(Ilb)光刻引线孔；(Ilc)在衬底表面派射一层金属钛(Ti),合金；(Ild)光刻引线，形成PMOS器件漏极金属引线、源极金属引线，栅极金属引线，NMOS器件漏极金属引线、源极金属引线、栅极金属引线，双极晶体管发射极金属引线、基极金属引线、集电极金属引线，构成MOS导电沟道为22nm的基于自对准エ艺的应变Si BiCMOS集成器件及电路。
_7] 本发明具有如下优点:I.本发明制造的基于自对准エ艺的应变Si BiCMOS器件结构中，CMOS部分采用了应变Si材料制造导电沟道，由于应变Si材料载流子迁移率远高于体Si材料，因此用该BiCMOS器件结构制造的模拟和数模混合集成电路性能较用体Si制造的电路性能优异；2.本发明制造的基于自对准エ艺的应变Si BiCMOS器件结构中的CMOS结构，充分利用了应变Si材料应カ的各向异性，在水平方向引入张应变，提高了 NMOS器件电子迁移率；在垂直方向引入压应变，提高了 PMOS器件空穴迁移率；因此，该器件频率与电流驱动能力等性能高于同尺寸的弛豫Si CMOS器件；3.本发明的基于自对准エ艺的应变Si BiCMOS器件制备过程中，应变Si层是用化学汽相淀积(CVD)方法淀积的，可以精确控制生长厚度，而CMOS中的PMOS器件的沟道长度即为Si层的厚度，从而避开了小尺寸光刻，減少了エ艺复杂度，降低了成本；4.本发明制备的基于自对准エ艺的应变Si BiCMOS器件结构中PMOS器件的沟道为回型，即ー个栅在沟槽中能够控制四面的沟道，因此，该器件在有限的区域内増加了沟道的宽度，从而提高了器件的电流驱动能力，増加了集成电路的集成度，降低了集成电路单位面积的制造成本；5.本发明制备的基于自对准エ艺的应变Si BiCMOS器件中的CMOS结构，MOS器件采用了高K值的HfO2作为栅介质，提高了 MOS器件的栅控能力，增强了 CMOS器件的电学性能；6.本发明制备的基于自对准エ艺的应变Si BiCMOS器件中的CMOS结构，采用Poly-SiGe材料作为栅电极，其功函数随Ge组分的变化而变化，通过调节Poly-SiGe中Ge组分，实现CMOS阈值电压可连续调整，減少了エ艺步骤，降低了エ艺难度；7.本发明制备的基于自对准エ艺的应变Si BiCMOS器件，在制备过程中，采用全自对准エ艺，有效地减小了寄生电阻与电容，提高了器件的电流与频率特性；8.本发明制备的基于自对准エ艺的应变Si BiCMOS器件，SiGe HBT器件的发射极和基极采用多晶，可以获得较薄的结深，减小器件的寄生參数，提高器件性能。


图I是提供本发明方法制备应变Si BiCMOS集成器件及电路制备方法的实现流程·图。
具体实施例方式为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一歩详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。本发明实施例提供了ー种基于自对准エ艺的应变Si BiCMOS集成器件，所述双应变平面BiCMOS集成器件采用双多晶SiGe HBT器件，应变Si平面沟道NMOS器件和应变Si垂直沟道PMOS器件。作为本发明实施例的一优化方案，该基于自对准エ艺的应变Si BiCMOS集成器件，NMOS器件导电沟道为应变Si材料，沿沟道方向为张应变。作为本发明实施例的一优化方案，该基于自对准エ艺的应变Si BiCMOS集成器件，CMOS器件中PMOS器件应变Si沟道为垂直沟道，沿沟道方向为压应变，并且为回型结构。作为本发明实施例的一优化方案，该基于自对准エ艺的应变Si BiCMOS集成器件，双多晶SiGe HBT器件的发射极和基极采用多晶硅接触。作为本发明实施例的一优化方案，该基于自对准エ艺的应变Si BiCMOS集成器件，SiGe HBT器件的制备过程采用自对准エ艺，并为全平面结构。以下參照附图1，对本发明制备基于自对准エ艺的应变Si BiCMOS集成器件及电路的エ艺流程作进ー步详细描述。实施例I :制备沟道长度为22nm的基于自对准エ艺的应变Si BiCMOS集成器件及电路，具体步骤如下步骤1，集电区与深槽隔离制备。(Ia)选取掺杂浓度为5X IO14CnT3的P型Si片，作为衬底；(Ib)利用化学汽相淀积(CVD)的方法，在600°C，在外延Si层表面淀积ー厚度为300nm的SiO2层，光刻埋层区域，对埋层区域进行N型杂质的注入，形成N型重掺杂埋层区域；(Ic)刻蚀掉衬底表面的氧化层，利用化学汽相淀积(CVD)的方法，在600°C，在上层Si材料上生长ー层厚度为I. 5 μ m的N型外延Si层，作为集电区，该层掺杂浓度为I X IO16CnT3 ；(Id)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积ー层SiO2 ；(Ie)光刻隔离区，利用干法刻蚀エ艺，在隔离区刻蚀出深度为2. 5μπι的深槽；(If)利用化学汽相淀积(CVD)方法，在600°C，在深槽内表面淀积SiO2层，将深槽内表面全部覆盖；(Ig)利用化学汽相淀积(CVD)方法，在600°C，在深槽内SiO2层上再淀积ー层SiN层，将深槽内表面全部覆盖；(Ih)利用化学汽相淀积(CVD)方法，在600°C，在深槽内填充SiO2，利用化学机械 抛光(CMP)方法，除去多余的氧化层，形成深槽隔离。步骤2，集电极接触区制备。(2a)利用化学汽相淀积(CVD)的方法，在600°C，在上层Si材料上生长ー层厚度为50nm的N型外延Si层，作为集电区，该层掺杂浓度为I X IO16CnT3 ；(2b)利用化学汽相淀积(CVD)的方法，在600°C，在外延Si层表面淀积ー层厚度为500nm的氧化层；(2c)光刻集电极接触区窗ロ；(2d)对衬底进行磷注入，使集电极接触区掺杂浓度为lX1019cm_3，形成集电极接触区域；(2e)将衬底在950°C温度下，退火15s，进行杂质激活。步骤3,基区接触制备。(3a)刻蚀掉衬底表面氧化层，利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积ー SiO2层，厚度为20nm ；(3b)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积ー P型Poly-Si层，作为基区接触区，该层厚度为200nm，掺杂浓度为lX102°cm_3 ；(3c)光刻Poly-Si，形成外基区，在600°C，在衬底表面淀积SiO2层，厚度为200nm，利用化学机械抛光(CMP)的方法，去除Poly-Si表面的SiO2 ；(3d)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积ー SiN层，厚度为50nm ；(3e)光刻发射区窗ロ，刻蚀掉发射区窗ロ内的SiN层和Poly-Si层；(3f)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积ー层SiN层，厚度为 10nm。步骤4，基区材料制备。(4a)利用干法，刻蚀掉发射窗SiN，形成侧墙；(4b)利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域；(4c)利用化学汽相淀积(CVD)方法，在600°C，在基区区域选择性生长SiGe基区，Ge组分为15%，掺杂浓度为5 X 1018cnT3，厚度为20nm。步骤5,发射区制备。(5a)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积Poly-Si，厚度为200nm ；
(5b)对衬底进行磷注入，并利用化学机械抛光(CMP)去除发射极接触孔区域以外表面的Poly-Si,形成发射极；(5c)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积SiO2层，在950°C温度下退火120s，激活杂质。步骤6，PMOS器件有源区外延材料制
(6a)光刻PMOS器件有源区，用干法刻蚀方法，在PMOS器件有源区，刻蚀出深度为
2μ m的深槽；(6b)利用化学汽相淀积(CVD)的方法，在600°C，在深槽中选择性生长ー层厚度为200nm的P型Si缓冲层，掺杂浓度I X IO15cnT3 ；(6c)利用化学汽相淀积(CVD)的方法，在600°C，在Si缓冲层上选择性生长ー层厚度为I. 4 μ m的P型SiGe层，Ge组分底部为O %，上层为25%的梯度分布，掺杂浓度为I X IO18CnT3 ；(6d)用化学汽相淀积(CVD)的方法，在600°C，在SiGe层上选择性生长ー层Ge组分为25%，厚度为200nm的P型SiGe层，掺杂浓度为5X 1019cm_3，作为PMOS器件的漏区；(6e)用化学汽相淀积(CVD)的方法，在600°C，在P型SiGe层上选择性生长ー层厚度为3nm的P型应变Si层，掺杂浓度为I X 1018cm_3，作为P型轻掺杂源漏结构(P-LDD)；(6f)利用化学汽相淀积(CVD)的方法，在600°C，在P型应变Si层上选择性生长ー层厚度为22nm的N型应变Si层，作为PMOS器件沟道区，掺杂浓度为5X IO16CnT3 ；(6g)用化学汽相淀积(CVD)的方法，在600°C，在N型应变Si层上选择性生长ー层厚度为3nm的P型应变Si层，掺杂浓度为I X 1018cm_3，作为P型轻掺杂源漏结构(P-LDD)；(6h)利用化学汽相淀积(CVD)的方法，在600°C，在应变Si层上选择性生长ー层厚度为200nm的Ge组分固定为25%的P型应变SiGe层，作为PMOS器件源区，掺杂浓度为5X 1019cm_3，形成PMOS器件有源区。步骤7，NMOS器件有源区材料制备。(7a)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积ー层SiO2 ；(7b)光刻NMOS器件有源区，用干法刻蚀方法，在NMOS器件有源区，刻蚀出深度为I. 9μπι的深槽；(7c)利用化学汽相淀积(CVD)的方法，在600°C，在NMOS器件有源区选择性生长ー层厚度为200nm的P型Si缓冲层，掺杂浓度I X IO15CnT3 ；(7d)利用化学汽相淀积(CVD)的方法，在600°C，在Si缓冲层上选择性生长ー层厚度为I. 5μπι的P型SiGe层，Ge组分梯度分布，底部为0%，顶部为25%，掺杂浓度为I X IO15Cm 3 ；(7e)利用化学汽相淀积(CVD)的方法，在600°C，在SiGe层上选择性生长ー层Ge组分为25%，厚度为200nm的P型SiGe层，掺杂浓度为5 X IO16cnT3 ；(7f)利用化学汽相淀积(CVD)的方法，在600°C，在SiGe层上生长ー层厚度为IOnm的P型应变Si层，NMOS器件沟道区，掺杂浓度为5X 1016cm_3，形成NMOS器件有源区。步骤8，PMOS器件隔离和漏沟槽制备。(8a)在衬底表面利用化学汽相淀积(CVD)的方法，在600°C，淀积ー SiO2层；(Sb)光刻PMOS器件源漏隔离区，利用干法刻蚀エ艺，在PMOS器件源漏隔离区刻蚀出深度为O. 3μπι的浅槽；(8c)利用化学汽相淀积(CVD)方法，在600°C，在浅槽内填充SiO2，形成源漏浅槽隔离；(8d)光刻漏沟槽窗ロ，利用干法刻蚀エ艺，在PMOS器件漏区域刻蚀出深度为O. 4 μ m漏沟槽；(8e)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积掺杂浓度为I X IO2ciCnT3的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si,形成漏连接区。步骤9，PMOS器件栅制备和PMOS器件形成。(9a)在衬底表面利用化学汽相淀积(CVD)的方法，在600°C，淀积ー SiO2层；(9b)光刻栅沟槽窗ロ，利用干法刻蚀エ艺，在PMOS器件栅区域刻蚀出深度为·O. 4 μ m栅沟槽；(9c)利用原子层化学汽相淀积(ALCVD)方法，在300°C，在衬底表面淀积高介电常数的HfO2层，作为PMOS器件的栅介质层，厚度为6nm ；(9d)利用化学汽相淀积(CVD)方法，在600°C，在栅沟槽中淀积掺杂浓度为I X IO2ciCnT3的P型Poly-SiGe，Ge组分为30%，将PMOS器件栅沟槽填满；(9e)刻栅介质和栅Poly-SiGe,在栅沟槽中形成PMOS器件栅极和源极,最终形成PMOS器件。步骤10，NMOS器件形成。(IOa)在衬底表面利用化学汽相淀积(CVD)的方法，在600°C，淀积ー SiO2层；(IOb)光刻NMOS器件有源区，利用原子层化学汽相淀积(ALCVD)方法，在300°C，在NMOS器件有源区表面淀积ー层厚度为6nm的HfO2层，作为NMOS器件的栅介质；(IOc)利用化学汽相淀积(CVD)方法，在600 °C,在栅介质层上淀积ー层Ploy-SiGe层，Ge组分为30%，厚度为200nm，掺杂浓度为I X IO20Cm^3 ；(IOd)光刻栅介质和栅Poly-SiGe,形成栅极；(IOe)利用离子注入エ艺，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂源漏结构(N-LDD)，掺杂浓度均为I X IO18CnT3 ；(IOf)利用化学汽相淀积(CVD)方法，在600°C，在NMOS器件有源区表面淀积ー层3nm的SiO2层，利用干法刻蚀エ艺，刻蚀掉表面的SiO2层，在Ploy-SiGe侧壁保留下SiO2形成栅侧墙；(IOg)利用离子注入エ艺，对NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源区和漏区，并快速热退火，使NMOS器件有源区的掺杂浓度达到I X IO20Cm-3,最終形成NMOS器件。步骤11，构成BiCMOS集成电路。(Ila)在衬底表面利用化学汽相淀积(CVD)的方法，在600°C，淀积ー SiO2层；(Ilb)光刻引线孔;(Ilc)在衬底表面派射一层金属钛(Ti),合金；(Ild)光刻引线，形成PMOS器件漏极金属引线、源极金属引线，栅极金属引线，NMOS器件漏极金属引线、源极金属引线、栅极金属引线，双极晶体管发射极金属引线、基极金属引线、集电极金属引线，构成MOS导电沟道为22nm的基于自对准エ艺的应变Si BiCMOS集成器件及电路。实施例2:制备沟道长度为30nm的基于自对准エ艺的应变Si BiCMOS集成器件及电路，具体步骤如下步骤1，集电区与深槽隔离制备。(Ia)选取掺杂浓度为I X IO15CnT3的P型Si片，作为衬底；(Ib)利用化学汽相淀积(CVD)的方法，在700°C，在外延Si层表面淀积ー厚度为400nm的SiO2层，光刻埋层区域，对埋层区域进行N型杂质的注入，形成N型重掺杂埋层区域；
(Ic)刻蚀掉衬底表面的氧化层，利用化学汽相淀积(CVD)的方法，在700°C，在上层Si材料上生长ー层厚度为I. 8 μ m的N型外延Si层，作为集电区，该层掺杂浓度为5 X IO16Cm 3 ；(Id)利用化学汽相淀积(CVD)方法，在700°C，在衬底表面淀积ー层SiO2 ；(Ie)光刻隔离区，利用干法刻蚀エ艺，在隔离区刻蚀出深度为3μπι的深槽；(If)利用化学汽相淀积(CVD)方法，在700°C，在深槽内表面淀积SiO2层，将深槽内表面全部覆盖；(Ig)利用化学汽相淀积(CVD)方法，在700°C，在深槽内SiO2层上再淀积ー层SiN层，将深槽内表面全部覆盖；(Ih)利用化学汽相淀积(CVD)方法，在700°C，在深槽内填充SiO2，利用化学机械抛光(CMP)方法，除去多余的氧化层，形成深槽隔离。步骤2，集电极接触区制备。(2a)利用化学汽相淀积(CVD)的方法，在700°C，在上层Si材料上生长ー层厚度为80nm的N型外延Si层，作为集电区，该层掺杂浓度为5 X IO16CnT3 ；(2b)利用化学汽相淀积(CVD)的方法，在700°C，在外延Si层表面淀积ー层厚度为600nm的氧化层；(2c)光刻集电极接触区窗ロ；(2d)对衬底进行磷注入，使集电极接触区掺杂浓度为5 X IO19CnT3，形成集电极接触区域；(2e)将衬底在1000°C温度下，退火60s，进行杂质激活。步骤3，基区接触制备。(3a)刻蚀掉衬底表面氧化层，利用化学汽相淀积(CVD)方法，在700°C，在衬底表面淀积ー SiO2层，厚度为30nm ；(3b)利用化学汽相淀积(CVD)方法，在700°C，在衬底表面淀积ー P型Poly-Si层，作为基区接触区，该层厚度为300nm，掺杂浓度为5X 102°cm_3 ；(3c)光刻Poly-Si，形成外基区，在700°C，在衬底表面淀积SiO2层，厚度为300nm，利用化学机械抛光(CMP)的方法，去除Poly-Si表面的SiO2 ；(3d)利用化学汽相淀积(CVD)方法，在700°C，在衬底表面淀积ー SiN层，厚度为80nm ；(3e)光刻发射区窗ロ，刻蚀掉发射区窗ロ内的SiN层和Poly-Si层；
(3f)利用化学汽相淀积(CVD)方法，在700°C，在衬底表面淀积ー层SiN层，厚度为 15nm。步骤4，基区材料制备。(4a)利用干法，刻蚀掉发射窗SiN，形成侧墙；(4b)利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域；
(4c)利用化学汽相淀积(CVD)方法，在700°C，在基区区域选择性生长SiGe基区，Ge组分为20%，掺杂浓度为I X 1019cnT3，厚度为40nm。步骤5,发射区制备。(5a)利用化学汽相淀积(CVD)方法，在700°C，在衬底表面淀积Poly-Si，厚度为300nm ；(5b)对衬底进行磷注入，并利用化学机械抛光(CMP)去除发射极接触孔区域以外表面的Poly-Si,形成发射极；(5c)利用化学汽相淀积(CVD)方法，在700°C，在衬底表面淀积SiO2层，在1000°C温度下退火60s，激活杂质。步骤6，PMOS器件有源区外延材料制备。(6a)光刻PMOS器件有源区，用干法刻蚀方法，在PMOS器件有源区，刻蚀出深度为
2.4 μ m的深槽；(6b)利用化学汽相淀积(CVD)的方法，在700°C，在深槽中选择性生长ー层厚度为300nm的P型Si缓冲层，掺杂浓度3 X IO15cnT3 ；(6c)利用化学汽相淀积(CVD)的方法，在700°C，在Si缓冲层上选择性生长ー层厚度为1.4μπι的P型SiGe层，Ge组分底部为O %，上层为20%的梯度分布，掺杂浓度为
3X IO18Cm 3 ；(6d)用化学汽相淀积(CVD)的方法，在700°C，在SiGe层上选择性生长ー层Ge组分为20%，厚度为300nm的P型SiGe层，掺杂浓度为8X 1019cm_3，作为PMOS器件的漏区；(6e)用化学汽相淀积(CVD)的方法，在700°C，在P型SiGe层上选择性生长ー层厚度为4nm的P型应变Si层，掺杂浓度为3 X 1018cm_3，作为P型轻掺杂源漏结构(P-LDD)；(6f)利用化学汽相淀积(CVD)的方法，在700°C，在P型应变Si层上选择性生长ー层厚度为30nm的N型应变Si层，作为PMOS器件沟道区，掺杂浓度为I X IO17CnT3 ；(6g)用化学汽相淀积(CVD)的方法，在700°C，在N型应变Si层上选择性生长ー层厚度为4nm的P型应变Si层，掺杂浓度为3 X 1018cm_3，作为P型轻掺杂源漏结构(P-LDD)；(6h)利用化学汽相淀积(CVD)的方法，在700°C，在应变Si层上选择性生长ー层厚度为300nm的Ge组分固定为20%的P型应变SiGe层，作为PMOS器件源区，掺杂浓度为8X 1019cm_3，形成PMOS器件有源区。步骤7，NMOS器件有源区材料制备。(7a)利用化学汽相淀积(CVD)的方法，在700°C，在衬底表面淀积ー层SiO2 ；(7b)光刻NMOS器件有源区，用干法刻蚀方法，在NMOS器件有源区，刻蚀出深度为
2.4 μ m的深槽；(7c)利用化学汽相淀积(CVD)的方法，在700°C，在NMOS器件有源区选择性生长ー层厚度为300nm的P型Si缓冲层，掺杂浓度3 X 1015cm_3 ；
(7d)利用化学汽相淀积(CVD)的方法，在700°C，在Si缓冲层上选择性生长ー层厚度为I. 8 μ m的P型SiGe层，Ge组分梯度分布，底部为0%，顶部为20%，掺杂浓度为3 X IO15Cm 3 ；(7e)利用化学汽相淀积(CVD)的方法，在700°C，在SiGe层上选择性生长ー层Ge组分为20%,厚度为300nm的P型SiGe层，掺杂浓度为I X IO17cnT3 ；(7f)利用化学汽相淀积(CVD)的方法，在700°C，在SiGe层上生长ー层厚度为12nm的P型应变Si层，NMOS器件沟道区，掺杂浓度为IX 1017cm_3，形成NMOS器件有源区。步骤8，PMOS器件隔离和漏沟槽制备。(8a)在衬底表面利用化学汽相淀积(CVD)的方法，在700°C，淀积ー SiO2层；(Sb)光刻PMOS器件源漏隔离区，利用干法刻蚀エ艺，在PMOS器件源漏隔离区刻蚀出深度为0.4μπι的浅槽；
·
(8c)利用化学汽相淀积(CVD)方法，在700°C，在浅槽内填充SiO2，形成源漏浅槽隔离；(8d)光刻漏沟槽窗ロ，利用干法刻蚀エ艺，在PMOS器件漏区域刻蚀出深度为O. 5 μ m漏沟槽；(8e)利用化学汽相淀积(CVD)方法，在700°C，在衬底表面淀积掺杂浓度为3 X IO2W的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si,形成漏连接区。步骤9，PMOS器件栅制备和PMOS器件形成。(9a)在衬底表面利用化学汽相淀积(CVD)的方法，在700°C，淀积ー SiO2层；(9b)光刻栅沟槽窗ロ，利用干法刻蚀エ艺，在PMOS器件栅区域刻蚀出深度为O. 5 μ m栅沟槽；(9c)利用原子层化学汽相淀积(ALCVD)方法，在350°C，在衬底表面淀积高介电常数的HfO2层，作为PMOS器件的栅介质层，厚度为8nm ；(9d)利用化学汽相淀积(CVD)方法，在700°C，在栅沟槽中淀积掺杂浓度为
3X IO2W的P型Poly-SiGe，Ge组分为20%，将PMOS器件栅沟槽填满；(9e)刻栅介质和栅Poly-SiGe,在栅沟槽中形成PMOS器件栅极和源极,最终形成PMOS器件。步骤10，NMOS器件形成。(IOa)在衬底表面利用化学汽相淀积(CVD)的方法，在700°C，淀积ー SiO2层；(IOb)光刻NMOS器件有源区，利用原子层化学汽相淀积(ALCVD)方法，在350°C，在NMOS器件有源区表面淀积ー层厚度为8nm的HfO2层，作为NMOS器件的栅介质；(IOc)利用化学汽相淀积(CVD)方法，在700°C，在栅介质层上淀积ー层Ploy-SiGe层，Ge组分为20%，厚度为240nm，掺杂浓度为3X 102°cnT3 ；(IOd)光刻栅介质和栅Poly-SiGe,形成栅极；(IOe)利用离子注入エ艺，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂源漏结构(N-LDD)，掺杂浓度均为3X IO18CnT3 ；(IOf)利用化学汽相淀积(CVD)方法，在700°C，在NMOS器件有源区表面淀积ー层4nm的SiO2层，利用干法刻蚀エ艺，刻蚀掉表面的SiO2层，在Ploy-SiGe侧壁保留下SiO2形成栅侧墙；(IOg)利用离子注入エ艺，对NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源区和漏区，并快速热退火，使NMOS器件有源区的掺杂浓度达到3 X IO20Cm-3,最終形成NMOS器件。步骤11，构成BiCMOS集成电路。(Ila)在衬底表面利用化学汽相淀积(CVD)的方法，在700°C，淀积ー SiO2层；(Ilb)光刻引线孔;(Ilc)在衬底表面派射一层金属钛(Ti),合金；(Ild)光刻引线，形成PMOS器件漏极金属引线、源极金属引线，栅极金属引线， NMOS器件漏极金属引线、源极金属引线、栅极金属引线，双极晶体管发射极金属引线、基极金属引线、集电极金属引线，构成MOS导电沟道为30nm的基于自对准エ艺的应变SiBiCMOS集成器件及电路。实施例3 :制备沟道长度为45nm的基于自对准エ艺的应变Si BiCMOS集成器件及电路，具体步骤如下步骤1，集电区与深槽隔离制备。(Ia)选取掺杂浓度为5 X IO15CnT3的P型Si片，作为衬底；(Ib)利用化学汽相淀积(CVD)的方法，在800°C，在外延Si层表面淀积ー厚度为500nm的SiO2层，光刻埋层区域，对埋层区域进行N型杂质的注入，形成N型重掺杂埋层区域；(Ic)刻蚀掉衬底表面的氧化层，利用化学汽相淀积(CVD)的方法，在750°C，在上层Si材料上生长ー层厚度为2. 5 μ m的N型外延Si层，作为集电区，该层掺杂浓度为I X IO17Cm 3 ；(Id)利用化学汽相淀积(CVD)方法，在800°C，在衬底表面淀积ー层SiO2 ；(Ie)光刻隔离区，利用干法刻蚀エ艺，在隔离区刻蚀出深度为3. 5μπι的深槽；(If)利用化学汽相淀积(CVD)方法，在800°C，在深槽内表面淀积SiO2层，将深槽内表面全部覆盖；(Ig)利用化学汽相淀积(CVD)方法，在800°C，在深槽内SiO2层上再淀积ー层SiN层，将深槽内表面全部覆盖；(Ih)利用化学汽相淀积(CVD)方法，在800°C，在深槽内填充SiO2,利用化学机械抛光(CMP)方法，除去多余的氧化层，形成深槽隔离。步骤2，集电极接触区制备。(2a)利用化学汽相淀积(CVD)的方法，在750°C，在上层Si材料上生长ー层厚度为IOOnm的N型外延Si层，作为集电区，该层掺杂浓度为I X IO17CnT3 ；(2b)利用化学汽相淀积(CVD)的方法，在800°C，在外延Si层表面淀积ー层厚度为700nm的氧化层；(2c)光刻集电极接触区窗ロ；(2d)对衬底进行磷注入，使集电极接触区掺杂浓度为lX102°cm_3，形成集电极接触区域；(2e)将衬底在1100°C温度下，退火15s，进行杂质激活。
步骤3,基区接触制备。(3a)刻蚀掉衬底表面氧化层，利用化学汽相淀积(CVD)方法，在800°C，在衬底表面淀积ー SiO2层，厚度为40nm ；(3b)利用化学汽相淀积(CVD)方法，在800°C，在衬底表面淀积ー P型Poly-Si层，作为基区接触区，该层厚度为400nm，掺杂浓度为IXlO21cnT3 ；(3c)光刻Poly-Si，形成外基区，在800°C，在衬底表面淀积SiO2层，厚度为400nm，利用化学机械抛光(CMP)的方法，去除Poly-Si表面的SiO2 ；(3d)利用化学汽相淀积(CVD)方法，在800°C，在衬底表面淀积ー SiN层，厚度为IOOnm ；(3e)光刻发射区窗ロ，刻蚀掉发射区窗口内的SiN层和Poly-Si层；(3f)利用化学汽相淀积(CVD)方法，在800°C，在衬底表面淀积ー层SiN层，厚度·为 20nm。步骤4，基区材料制备。(4a)利用干法，刻蚀掉发射窗SiN，形成侧墙；(4b)利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域；(4c)利用化学汽相淀积(CVD)方法，在750°C，在基区区域选择性生长SiGe基区，Ge组分为25%，掺杂浓度为5 X 1019cnT3，厚度为60nm。步骤5,发射区制备。(5a)利用化学汽相淀积(CVD)方法，在800°C，在衬底表面淀积Poly-Si，厚度为400nm ；(5b)对衬底进行磷注入，并利用化学机械抛光(CMP)去除发射极接触孔区域以外表面的Poly-Si,形成发射极；(5c)利用化学汽相淀积(CVD)方法，在800°C，在衬底表面淀积SiO2层，在1100°C温度下退火15s，激活杂质。步骤6，PMOS器件有源区外延材料制备。(6a)光刻PMOS器件有源区，用干法刻蚀方法，在PMOS器件有源区，刻蚀出深度为
2.9 μ m的深槽；(6b)利用化学汽相淀积(CVD)的方法，在750°C，在深槽中选择性生长ー层厚度为400nm的P型Si缓冲层，掺杂浓度5X 1015cm_3 ；(6c)利用化学汽相淀积(CVD)的方法，在750°C，在Si缓冲层上选择性生长ー层厚度为1.7μπι的P型SiGe层，Ge组分底部为O %，上层为15%的梯度分布，掺杂浓度为5 X IO18Cm 3 ；(6d)用化学汽相淀积(CVD)的方法，在750°C，在SiGe层上选择性生长ー层Ge组分为15%，厚度为400nm的P型SiGe层，掺杂浓度为I X 102°cm_3，作为PMOS器件的漏区；(6e)用化学汽相淀积(CVD)的方法，在750°C，在P型SiGe层上选择性生长ー层厚度为5nm的P型应变Si层，掺杂浓度为5 X 1018cm_3，作为P型轻掺杂源漏结构(P-LDD)；(6f)利用化学汽相淀积(CVD)的方法，在750°C，在P型应变Si层上选择性生长ー层厚度为45nm的N型应变Si层，作为PMOS器件沟道区，掺杂浓度为5X IO17CnT3 ；(6g)用化学汽相淀积(CVD)的方法，在750°C，在N型应变Si层上选择性生长ー层厚度为5nm的P型应变Si层，掺杂浓度为5 X 1018cm_3，作为P型轻掺杂源漏结构(P-LDD)；(6h)利用化学汽相淀积(CVD)的方法，在750°C，在应变Si层上选择性生长ー层厚度为400nm的Ge组分固定为15%的P型应变SiGe层，作为PMOS器件源区，掺杂浓度为I X 102°cm_3，形成PMOS器件有源区。步骤7，NMOS器件有源区材料制备。(7a)利用化学汽相淀积(CVD)的方法，在800°C，在衬底表面淀积ー层SiO2 ；(7b)光刻NMOS器件有源区，用干法刻蚀方法，在NMOS器件有源区，刻蚀出深度为
2.8 μ m的深槽；(7c)利用化学汽相淀积(CVD)的方法，在750°C，在NMOS器件有源区选择性生长ー层厚度为400nm的P型Si缓冲层，掺杂浓度5 X 1015cm_3 ；(7d)利用化学汽相淀积(CVD)的方法，在750°C，在Si缓冲层上选择性生长ー层厚度为2 μ m的P型SiGe层，Ge组分梯度分布，底部为0%，顶部为15 %，掺杂浓度为5 X IO15Cm 3 ；(7e)利用化学汽相淀积(CVD)的方法，在750°C，在SiGe层上选择性生长ー层Ge组分为15%，厚度为400nm的P型SiGe层，掺杂浓度为5 X IO17CnT3 ；(7f)利用化学汽相淀积(CVD)的方法，在750°C，在SiGe层上生长ー层厚度为15nm的P型应变Si层，NMOS器件沟道区，掺杂浓度为5X 1017cm_3，形成NMOS器件有源区。步骤8，PMOS器件隔离和漏沟槽制备。(8a)在衬底表面利用化学汽相淀积(CVD)的方法，在800°C，淀积ー SiO2层；(Sb)光刻PMOS器件源漏隔离区，利用干法刻蚀エ艺，在PMOS器件源漏隔离区刻蚀出深度为O. 5μπι的浅槽；(8c)利用化学汽相淀积(CVD)方法，在800°C，在浅槽内填充SiO2，形成源漏浅槽隔离；(8d)光刻漏沟槽窗ロ，利用干法刻蚀エ艺，在PMOS器件漏区域刻蚀出深度为O. 6 μ m漏沟槽；(8e)利用化学汽相淀积(CVD)方法，在800°C，在衬底表面淀积掺杂浓度为5 X IO2W的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si,形成漏连接区。步骤9，PMOS器件栅制备和PMOS器件形成。(9a)在衬底表面利用化学汽相淀积(CVD)的方法，在800°C，淀积ー SiO2层；(9b)光刻栅沟槽窗ロ，利用干法刻蚀エ艺，在PMOS器件栅区域刻蚀出深度为O. 7 μ m栅沟槽；(9c)利用原子层化学汽相淀积(ALCVD)方法，在400°C，在衬底表面淀积高介电常数的HfO2层，作为PMOS器件的栅介质层，厚度为IOnm ；(9d)利用化学汽相淀积(CVD)方法，在800°C，在栅沟槽中淀积掺杂浓度为5 X IO2W的P型Poly-SiGe，Ge组分为10%，将PMOS器件栅沟槽填满；(9e)刻栅介质和栅Poly-SiGe,在栅沟槽中形成PMOS器件栅极和源极,最终形成PMOS器件。步骤10，NMOS器件形成。
(10a)在衬底表面利用化学汽相淀积(CVD)的方法，在800°C，淀积ー SiO2层；(IOb)光刻NMOS器件有源区，利用原子层化学汽相淀积(ALCVD)方法，在400°C，在NMOS器件有源区表面淀积ー层厚度为IOnm的HfO2层，作为NMOS器件的栅介质；(IOc)利用化学汽相淀积(CVD)方法，在800°C，在栅介质层上淀积ー层Ploy-SiGe层，Ge组分为10%，厚度为300nm，掺杂浓度为5X 102°cnT3 ；(IOd)光刻栅介质和栅Poly-SiGe,形成栅极；(IOe)利用离子注入エ艺，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂源漏结构(N-LDD)，掺杂浓度均为5X IO18CnT3 ；(IOf)利用化学汽相淀积(CVD)方法，在800°C，在NMOS器件有源区表面淀积ー层5nm的SiO2层，利用干法刻蚀エ艺，刻蚀掉表面的SiO2层，在Ploy-SiGe侧壁保留下SiO2形 成栅侧墙；(IOg)利用离子注入エ艺，对NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源区和漏区，并快速热退火，使NMOS器件有源区的掺杂浓度达到5 X IO20Cm-3,最終形成NMOS器件。步骤11，构成BiCMOS集成电路。(Ila)在衬底表面利用化学汽相淀积(CVD)的方法，在800°C，淀积ー SiO2层；(Ilb)光刻引线孔；(Ilc)在衬底表面派射一层金属钛(Ti),合金；(Ild)光刻引线，形成PMOS器件漏极金属引线、源极金属引线，栅极金属引线，NMOS器件漏极金属引线、源极金属引线、栅极金属引线，双极晶体管发射极金属引线、基极金属引线、集电极金属引线，构成MOS导电沟道为45nm的基于自对准エ艺的应变Si BiCMOS集成器件及电路。本发明实施例提供的基于自对准エ艺的应变Si BiCMOS集成器件及制备方法具有如下优点I.本发明制造的基于自对准エ艺的应变Si BiCMOS器件结构中，CMOS部分采用了应变Si材料制造导电沟道，由于应变Si材料载流子迁移率远高于体Si材料，因此用该BiCMOS器件结构制造的模拟和数模混合集成电路性能较用体Si制造的电路性能优异；2.本发明制造的基于自对准エ艺的应变Si BiCMOS器件结构中的CMOS结构，充分利用了应变Si材料应カ的各向异性，在水平方向引入张应变，提高了 NMOS器件电子迁移率；在垂直方向引入压应变，提高了 PMOS器件空穴迁移率；因此，该器件频率与电流驱动能力等性能高于同尺寸的弛豫Si CMOS器件；3.本发明的基于自对准エ艺的应变Si BiCMOS器件制备过程中，应变Si层是用化学汽相淀积(CVD)方法淀积的，可以精确控制生长厚度，而CMOS中的PMOS器件的沟道长度即为Si层的厚度，从而避开了小尺寸光刻，減少了エ艺复杂度，降低了成本；4.本发明制备的基于自对准エ艺的应变Si BiCMOS器件结构中PMOS器件的沟道为回型，即ー个栅在沟槽中能够控制四面的沟道，因此，该器件在有限的区域内増加了沟道的宽度，从而提高了器件的电流驱动能力，増加了集成电路的集成度，降低了集成电路单位面积的制造成本；5.本发明制备的基于自对准エ艺的应变Si BiCMOS器件中的CMOS结构，MOS器件采用了高K值的HfO2作为栅介质，提高了 MOS器件的栅控能力，增强了 CMOS器件的电学性能；6.本发明制备的基于自对准エ艺的应变Si BiCMOS器件中的CMOS结构，采用Poly-SiGe材料作为栅电极，其功函数随Ge组分的变化而变化，通过调节Poly-SiGe中Ge组分，实现CMOS阈值电压可连续调整，減少了エ艺步骤，降低了エ艺难度；7.本发明制备的基于自对准エ艺的应变Si BiCMOS器件，在制备过程中，采用全自对准エ艺，有效地减小了寄生电阻与电容，提高了器件的电流与频率特性；8.本发明制备的基于自对准エ艺的应变Si BiCMOS器件，SiGe HBT器件的发射极和基极采用多晶，可以获得较薄的结深，减小器件的寄生參数，提高器件性能。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
权利要求
1.一种基于自对准工艺的应变Si BiCMOS集成器件，其特征在于，所述双应变平面BiCMOS集成器件采用双多晶SiGe HBT器件，应变Si平面沟道NMOS器件和应变Si垂直沟道PMOS器件。
2.根据权利要求I所述的基于自对准工艺的应变SiBiCMOS集成器件，其特征在于，NMOS器件导电沟道为应变Si材料，沿沟道方向为张应变。
3.根据权利要求I所述的基于自对准工艺的应变SiBiCMOS集成器件，其特征在于，CMOS器件中PMOS器件应变Si沟道为垂直沟道，沿沟道方向为压应变，并且为回型结构。
4.根据权利要求I所述的基于自对准工艺的应变SiBiCMOS集成器件，其特征在于，双多晶SiGe HBT器件的发射极和基极采用多晶硅接触。
5.根据权利要求I所述的基于自对准工艺的应变SiBiCMOS集成器件，其特征在于，SiGe HBT器件的制备过程采用自对准工艺，并为全平面结构。
6.一种基于自对准工艺的应变Si BiCMOS集成器件的制备方法，其特征在于，包括如下步骤 第一步、选取掺杂浓度为5 X IO14 5 X IO15CnT3的P型Si片作为衬底； 第二步、利用化学汽相淀积(CVD)的方法，在600 800°C，在外延Si层表面淀积一厚度为300 500nm的SiO2层，光刻埋层区域，对埋层区域进行N型杂质的注入，形成N型重掺杂埋层区域； 第三步、利用化学汽相淀积(CVD)的方法，在600 750°C，在衬底上生长一层厚度为I.5 2 ii m的N型Si外延层，作为集电区，该层掺杂浓度为I X IO16 I X 1017cm_3 ； 第四步、利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积一层SiO2，光刻隔离区，利用干法刻蚀工艺，在隔离区刻蚀出深度为2. 5 3. 5 y m的深槽，利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积一层SiO2和一层SiN，将深槽内表面全部覆盖，最后淀积SiO2将深槽内填满，形成深槽隔离； 第五步、利用化学汽相淀积(CVD)的方法，在600 800°C，在外延Si层表面淀积一层厚度为50(T700nm的SiO2层，光刻集电极接触区窗口，对衬底进行磷注入，使集电极接触区掺杂浓度为I X IO19 I X 102°cm_3，形成集电极接触区域，再将衬底在950 1100°C温度下，退火15 120s，进行杂质激活； 第六步、刻蚀掉衬底表面的氧化层，利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积二层材料第一层为SiO2层，厚度为2(T40nm ;第二层为P型Poly-Si层，厚度为 20(T400nm，掺杂浓度为 I X IO20^l X IO21CnT3 ； 第七步、光刻Po I y-Si，形成外基区，利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积SiO2层，厚度为20(T400nm，利用化学机械抛光(CMP)的方法去除Poly-Si表面的SiO2 ； 第八步、利用化学汽相淀积(CVD)方法，在600 800°C，淀积一 SiN层，厚度为5(Tl00nm，光刻发射区窗口，刻蚀掉发射区窗口内的SiN层和Poly-Si层；再利用化学汽相淀积(CVD)方法，在600 80(TC，在衬底表面淀积一 SiN层，厚度为l(T20nm，干法刻蚀掉发射窗SiN，形成侧墙； 第九步、利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域，利用化学汽相淀积(CVD)方法，在600 750°C，在基区区域选择性生长SiGe基区，Ge组分为15 25%，掺杂浓度为5 X IO18 5 X 1019cnT3，厚度为20 60nm ； 第十步、利用化学汽相淀积(CVD)方法，在600 80(TC，在衬底表面淀积Poly-Si，厚度为20(T400nm，再对衬底进行磷注入，并利用化学机械抛光(CMP)去除发射极接触孔区域以外表面的Poly-Si,形成发射极； 第H^一步、利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积SiO2层，在950 1100°C温度下，退火15 120s，进行杂质激活； 第十二步、光刻PMOS器件有源区，用干法刻蚀工艺，在PMOS器件有源区，刻蚀出深度为2 2. 9 ii m的深槽；利用化学汽相淀积(CVD)方法，在600 750°C，在PMOS器件有源区卿深槽)选择性外延生长七层材料第一层是厚度为200 400nm的P型Si缓冲层，掺杂浓度为I 5X IO15CnT3;第二层是厚度为I. 4 1.7 iim的P型SiGe渐变层，底部Ge组分是0%，顶部Ge组分是15 25%，掺杂浓度为I 5 X IO18CnT3 ;第三层是Ge组分为15 25%， 厚度为200 400nm的P型SiGe层，掺杂浓度为5 X IO19 I X IO20Cm^3,作为PMOS器件的漏区；第四层是厚度为3 5nm的P型应变Si层，掺杂浓度为I 5X 1018cm_3，作为P型轻掺杂源漏结构(P-LDD);第五层是厚度为22 45nm的N型应变Si层，掺杂浓度为5 X IO16 5 X IO17Cm-3,作为PMOS器件的沟道；第六层是厚度为3 5nm的P型应变Si层，掺杂浓度为I 5X1018cm_3，作为P型轻掺杂源漏结构(P-LDD);第七层是Ge组分为15 25%，厚度为200 400nm的P型SiGe，掺杂浓度为5 X IO19 I X 102°cnT3，作为PMOS器件的有源区； 第十三步、利用化学汽相淀积(CVD)的方法，在600 800°C，在衬底表面淀积一层SiO2 ;光刻NMOS器件有源区，在NMOS器件有源区，刻蚀出深度为1.9 2. 8iim的深槽；利用化学汽相淀积(CVD)方法，在600 750°C，在NMOS器件有源区选择性外延生长四层材料第一层是厚度为200 400nm的P型Si缓冲层，掺杂浓度为I 5 X IO15CnT3 ;第二层是厚度为I. 5 2 ii m的P型SiGe渐变层，底部Ge组分是0%，顶部Ge组分是15 25%，掺杂浓度为I 5 X IO15CnT3 ;第三层是Ge组分为15 25%，厚度为200 400nm的P型SiGe层，掺杂浓度为5X IO16 5X IO17CnT3 ;第四层是厚度为10 15nm的P型应变Si层，掺杂浓度为5 X IO16 5 X IO17CnT3作为NMOS器件的沟道； 第十四步、在衬底表面利用化学汽相淀积(CVD)的方法，在600 800°C，淀积一 SiO2层；光刻PMOS器件源漏隔离区，利用干法刻蚀工艺，在该区域刻蚀出深度为0. 3 0. 5pm的浅槽；再利用化学汽相淀积(CVD)方法，在600 800°C，在浅槽内填充SiO2，形成浅槽隔离； 第十五步、光刻漏沟槽窗口，利用干法刻蚀工艺，在PMOS器件漏区域刻蚀出深度为0. 4 0. 7 ii m漏沟槽；利用化学汽相淀积(CVD)方法，在600 800°C，在衬底表面淀积掺杂浓度为I 5 X IO2tlCnT3的P型Poly-Si，将PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si，形成漏连接区； 第十六步、在衬底表面利用化学汽相淀积(CVD)的方法，在600 800°C，淀积一 SiO2层；光刻栅沟槽窗口，利用干法刻蚀工艺，在PMOS器件栅区域刻蚀出深度为0. 4 0. 7 ii m栅沟槽；利用原子层化学汽相淀积(ALCVD)方法，在300 400°C，在衬底表面淀积厚度为6 IOnm的高介电常数的HfO2层，作为PMOS器件的栅介质层；利用化学汽相淀积(CVD)方法，在600 800°C，在栅沟槽中淀积掺杂浓度为I 5X 102°cm_3的P型Poly-SiGe，Ge组分为10 30%，将PMOS器件栅沟槽填满；光刻栅介质和栅Poly-SiGe，形成栅极和源极，最终形成PMOS器件结构； 第十七步、在衬底表面利用化学汽相淀积(CVD)的方法，在600 800°C，淀积ー SiO2层；光刻NMOS器件有源区，利用原子层化学汽相淀积(ALCVD)方法，在300 400°C，在NMOS器件有源区淀积厚度为6 IOnm的高介电常数的HfO2层，作为NMOS器件的栅介质层；利用化学汽相淀积(CVD)方法，在600 800°C，在NMOS器件有源区淀积厚度为200 300nm的P型Poly-SiGe，掺杂浓度为I 5 X IO2W3, Ge组分为10 30%，光刻栅介质和栅Poly-SiGe，形成栅极；利用离子注入エ艺，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂源漏结构(N-LDD)，掺杂浓度均为I 5X IO18CnT3 ； 第十八歩、利用化学汽相淀积(CVD)方法，在600 800°C，在整个衬底淀积ー厚度为3 5nm的SiO2层，利用干法刻蚀エ艺，刻蚀掉表面的SiO2,形成NMOS器件栅极 侧墙，利用离子注入エ艺，对NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源区和漏区，并快速热退火，使NMOS器件源区和漏区的掺杂浓度达到I 5X102°cm_3 ； 第十九步、在衬底表面利用化学汽相淀积(CVD)的方法，在600 800°C，淀积ー SiO2层；光刻引线窗ロ，在整个衬底上溅射ー层金属钛(Ti)，合金，自对准形成金属硅化物，清洗表面多余的金属，形成金属接触；光刻引线，构成MOS导电沟道为22 45nm的基于自对准エ艺的应变Si BiCMOS集成器件。
7.根据权利要求6所述的方法，其特征在干，PMOS器件沟道长度根据第十二步淀积的N型应变Si层厚度确定，取22 45nm，NMOS器件的沟道长度由エ艺决定，取22 45nm。
8.根据权利要求6所述的制备方法，其特征在于，该制备方法中应变SiCMOS器件制造过程中所涉及的化学汽相淀积(CVD)エ艺温度决定，最高温度小于等于800°C。
9.根据权利要求6所述的制备方法，其特征在于，基区厚度根据第九步SiGe的外延层厚度来决定，取20 60nm。
10.ー种基于自对准エ艺的应变Si BiCMOS集成电路的制备方法，其特征在于，该制备方法包括如下步骤 第一歩、集电区与深槽隔离制备的实现方法为 (Ia)选取掺杂浓度为5X IO14CnT3的P型Si片，作为衬底； (Ib)利用化学汽相淀积(CVD)的方法，在600°C，在外延Si层表面淀积ー厚度为300nm的SiO2层，光刻埋层区域，对埋层区域进行N型杂质的注入，形成N型重掺杂埋层区域； (Ic)刻蚀掉衬底表面的氧化层，利用化学汽相淀积(CVD)的方法，在60(TC，在上层Si材料上生长ー层厚度为I. m的N型外延Si层，作为集电区，该层掺杂浓度为I X IO16CnT3 ； (Id)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积ー层SiO2 ； (Ie)光刻隔离区，利用干法刻蚀エ艺，在隔离区刻蚀出深度为2. 5pm的深槽； (If)利用化学汽相淀积(CVD)方法，在600°C，在深槽内表面淀积SiO2层，将深槽内表面全部覆盖； (Ig)利用化学汽相淀积(CVD)方法，在600°C，在深槽内SiO2层上再淀积ー层SiN层，将深槽内表面全部覆盖； (Ih)利用化学汽相淀积(CVD)方法，在600°C，在深槽内填充SiO2，利用化学机械抛光(CMP)方法，除去多余的氧化层，形成深槽隔离；第二步、集电极接触区制备的实现方法为 (2a)利用化学汽相淀积(CVD)的方法，在600°C，在上层Si材料上生长ー层厚度为50nm的N型外延Si层，作为集电区，该层掺杂浓度为IXlO16cnT3 ； (2b)利用化学汽相淀积(CVD)的方法，在600°C，在外延Si层表面淀积ー层厚度为500nm的氧化层； (2c)光刻集电极接触区窗ロ ； (2d)对衬底进行磷注入，使集电极接触区掺杂浓度为I X IO19CnT3，形成集电极接触区域； (2e)将衬底在950°C温度下，退火15s，进行杂质激活； 第三步、基区接触制备的实现方法为· (3a)刻蚀掉衬底表面氧化层，利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积ー SiO2层，厚度为20nm ； (3b)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积ー P型Poly-Si层，作为基区接触区，该层厚度为200nm，掺杂浓度为lX102°cm_3 ； (3c)光刻Poly-Si，形成外基区，在600°C，在衬底表面淀积SiO2层，厚度为200nm，利用化学机械抛光(CMP)的方法，去除Poly-Si表面的SiO2 ; (3d)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积ー SiN层，厚度为50nm ； (3e)光刻发射区窗ロ，刻蚀掉发射区窗ロ内的SiN层和Poly-Si层； (3f)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积ー层SiN层，厚度为IOnm ； 第四步、基区材料制备的实现方法为 (4a)利用干法，刻蚀掉发射窗SiN，形成侧墙； (4b)利用湿法刻蚀，对窗口内SiO2层进行过腐蚀，形成基区区域； (4c)利用化学汽相淀积(CVD)方法，在600°C，在基区区域选择性生长SiGe基区，Ge组分为15%，掺杂浓度为5X IO18CnT3，厚度为20nm ; 第五步、发射区制备的实现方法为 (5a)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积Poly-Si，厚度为200nm ； (5b)对衬底进行磷注入，并利用化学机械抛光(CMP)去除发射极接触孔区域以外表面的Poly-Si,形成发射极； (5c)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积SiO2层，在950°C温度下退火120s，激活杂质； 第六歩、PMOS器件有源区外延材料制备的实现方法为 (6a)光刻PMOS器件有源区，用干法刻蚀方法，在PMOS器件有源区，刻蚀出深度为2 y m的深槽； (6b)利用化学汽相淀积(CVD)的方法，在600°C，在深槽中选择性生长ー层厚度为200nm的P型Si缓冲层，掺杂浓度I X IO15cnT3 ； (6c)利用化学汽相淀积(CVD)的方法，在600°C，在Si缓冲层上选择性生长ー层厚度为I. 4 ii m的P型SiGe层，Ge组分底部为0%，上层为25%的梯度分布，掺杂浓度为I X 1018cm_3 ；(6d)用化学汽相淀积(CVD)的方法，在600°C，在SiGe层上选择性生长ー层Ge组分为.25%，厚度为200nm的P型SiGe层，掺杂浓度为5 X IO19CnT3，作为PMOS器件的漏区； (6e)用化学汽相淀积(CVD)的方法，在600°C，在P型SiGe层上选择性生长ー层厚度为3nm的P型应变Si层，掺杂浓度为I X 1018cm_3，作为P型轻掺杂源漏结构(P-LDD)； (6f)利用化学汽相淀积(CVD)的方法，在600°C，在P型应变Si层上选择性生长ー层厚度为22nm的N型应变Si层，作为PMOS器件沟道区，掺杂浓度为5X IO16CnT3 ； (6g)用化学汽相淀积(CVD)的方法，在600°C，在N型应变Si层上选择性生长ー层厚度为3nm的P型应变Si层，掺杂浓度为I X 1018cm_3，作为P型轻掺杂源漏结构(P-LDD)；(6h)利用化学汽相淀积(CVD)的方法，在600°C，在应变Si层上选择性生长ー层厚度为200nm的Ge组分固定为25%的P型应变SiGe层，作为PMOS器件源区，掺杂浓度为.5X 1019cm_3，形成PMOS器件有源区； 第七歩、NMOS器件有源区材料制备的实现方法为 (7a)利用化学汽相淀积(CVD)的方法，在600°C，在衬底表面淀积ー层SiO2 ； (7b)光刻NMOS器件有源区，用干法刻蚀方法，在NMOS器件有源区，刻蚀出深度为I. 9iim的深槽； (7c)利用化学汽相淀积(CVD)的方法，在600°C，在NMOS器件有源区选择性生长ー层厚度为200nm的P型Si缓冲层，掺杂浓度I X IO15cnT3 ； (7d)利用化学汽相淀积(CVD)的方法，在600°C，在Si缓冲层上选择性生长ー层厚度为I.5 ii m的P型SiGe层，Ge组分梯度分布，底部为0%，顶部为25%，掺杂浓度为IX 1015cm_3 ；(7e)利用化学汽相淀积(CVD)的方法，在600°C，在SiGe层上选择性生长ー层Ge组分为25%，厚度为200nm的P型SiGe层，掺杂浓度为5 X IO16CnT3 ； (7f)利用化学汽相淀积(CVD)的方法，在600°C，在SiGe层上生长ー层厚度为IOnm的P型应变Si层，NMOS器件沟道区，掺杂浓度为5X 1016cm_3，形成NMOS器件有源区； 第八歩、PMOS器件隔离和漏沟槽制备的实现方法为 (8a)在衬底表面利用化学汽相淀积(CVD)的方法，在600°C，淀积ー SiO2层； (Sb)光刻PMOS器件源漏隔离区，利用干法刻蚀エ艺，在PMOS器件源漏隔离区刻蚀出深度为0.3 iim的浅槽； (8c)利用化学汽相淀积(CVD)方法，在600°C，在浅槽内填充SiO2，形成源漏浅槽隔离；(8d)光刻漏沟槽窗ロ，利用干法刻蚀エ艺，在PMOS器件漏区域刻蚀出深度为0. 4 ii m漏沟槽； (8e)利用化学汽相淀积(CVD)方法，在600°C，在衬底表面淀积掺杂浓度为I X IO2tlCnT3的P型Poly-SiJf PMOS器件漏沟槽填满，再去除掉PMOS器件漏沟槽表面以外的Poly-Si，形成漏连接区； 第九歩、PMOS器件栅制备和PMOS器件形成的实现方法为 (9a)在衬底表面利用化学汽相淀积(CVD)的方法，在600°C，淀积ー SiO2层； (9b)光刻栅沟槽窗ロ，利用干法刻蚀エ艺，在PMOS器件栅区域刻蚀出深度为0. 4 y m栅沟槽； (9c)利用原子层化学汽相淀积(ALCVD)方法，在300°C，在衬底表面淀积高介电常数的HfO2层，作为PMOS器件的栅介质层，厚度为6nm ；(9d)利用化学汽相淀积(CVD)方法，在600°C，在栅沟槽中淀积掺杂浓度为I X IO2tlCnT3的P型Poly-SiGe，Ge组分为30%，将PMOS器件栅沟槽填满； (9e)刻栅介质和栅Poly-SiGe，在栅沟槽中形成PMOS器件栅极和源极，最终形成PMOS器件； 第十歩、NMOS器件形成的实现方法为 (IOa)在衬底表面利用化学汽相淀积(CVD)的方法，在600°C，淀积ー SiO2层； (IOb)光刻NMOS器件有源区，利用原子层化学汽相淀积(ALCVD)方法，在300°C，在NMOS器件有源区表面淀积ー层厚度为6nm的HfO2层，作为NMOS器件的栅介质； (IOc)利用化学汽相淀积(CVD)方法，在600°C，在栅介质层上淀积ー层Ploy-SiGe层，Ge组分为30%，厚度为200nm，掺杂浓度为I X 102°cnT3 ；· (IOd)光刻栅介质和栅Poly-SiGe,形成栅极； (IOe)利用离子注入エ艺，对NMOS器件有源区进行N型离子注入，形成N型轻掺杂源漏结构(N-LDD )，掺杂浓度均为I X 1018cm_3 ； (IOf)利用化学汽相淀积(CVD)方法，在600°C，在NMOS器件有源区表面淀积ー层3nm的SiO2层，利用干法刻蚀エ艺，刻蚀掉表面的SiO2层，在Ploy-SiGe侧壁保留下SiO2形成栅侧墙； (IOg)利用离子注入エ艺，对NMOS器件有源区进行N型离子注入，自对准生成NMOS器件的源区和漏区，并快速热退火，使NMOS器件有源区的掺杂浓度达到I X IO20Cm-3,最終形成NMOS器件； 第i^一步、构成BiCMOS集成电路的实现方法为 (Ila)在衬底表面利用化学汽相淀积(CVD)的方法，在600°C，淀积ー SiO2层； (Ilb)光刻引线孔； (Ilc)在衬底表面派射ー层金属钛(Ti),合金； (Ild)光刻引线，形成PMOS器件漏极金属引线、源极金属引线，栅极金属引线，NMOS器件漏极金属引线、源极金属引线、栅极金属引线，双极晶体管发射极金属引线、基极金属引线、集电极金属引线，构成MOS导电沟道为22nm的基于自对准エ艺的应变Si BiCMOS集成器件及电路。
全文摘要
本发明公开了一种基于自对准工艺的应变Si BiCMOS集成器件及制备方法，首先在Si衬底上，制备埋层、集电区、深槽隔离以及集电极接触区，在此基础上，利用自对准工艺，自对准生成SiGe基区和Poly-Si发射区，形成HBT器件；制备PMOS器件有源区层结构，在PMOS器件有源区上制备漏极和栅极，形成PMOS器件；制备NMOS器件有源区层结构，在NMOS器件有源区制备栅介质层和栅多晶，形成NMOS器件；光刻引线，构成CMOS导电沟道为22～45nm的应变Si BiCMOS集成器件及电路；本发明在制备过程中采用了自对准工艺，而且充分利用了张应变Si材料迁移率各向异性的特点，在600～800℃，制备出了性能增强的应变Si BiCMOS集成电路。
文档编号H01L27/06GK102738158SQ201210244090
公开日2012年10月17日 申请日期2012年7月16日 优先权日2012年7月16日
发明者宋建军, 宣荣喜, 张鹤鸣, 戴显英, 李妤晨, 胡辉勇, 舒斌, 郝跃 申请人:西安电子科技大学