高保持电压、混合电压域静电放电钳位的制作方法
【专利摘要】公开了一种静电放电(ESD)保护电路，包括至少一个钳位器件、切换器件和电压限制器。ESD保护电路可以包括不同电压域的器件。切换器件可以与钳位器件串联以阻止至少一部分电压跨钳位器件而下降。切换器件可以维持比钳位器件更高的最大工作电压。
【专利说明】高保持电压、混合电压域静电放电钳位
[0001]相关申请的交叉引用
[0002]本申请要求保护2011年12月8日提交的美国临时申请N0.61/568，431的权益，通过引入将其并入本文,如同在本文中完全阐述。
【技术领域】
[0003]本发明一般涉及静电放电(ESD)保护、闩锁(LU)防护以及在电气过应力(EOS)情况下的损坏防护。更具体地，本发明涉及一种保护集成电路(IC)免受ESD损坏、同时维持高水平的闩锁耐用性和EOS保护的方法。
【背景技术】
[0004]ESD期间，大电流能够流经能够潜在造成损坏的1C。损坏能够在传导电流的器件内发生，以及在由于大电流见到显著电压降的器件内发生。为了避免由于ESD事件导致的损坏，给IC增加钳位。这些钳位可以分流大ESD电流而不在IC的敏感节点上造成高压。
[0005]与设计这种ESD钳位相关的一个忧虑是它们可能在正常工作条件下分流电流，其可以导致功能暂时性丧失，有时需要人或其它IC交互来恢复正常工作。此外，如果正常工作期间钳位在低导电(分流)模式下触发，则经过钳位的电流能量可能太高而使得暂时性或永久性损坏能够发生。正常工作期间通常由ESD器件的错误触发造成的增大(电源)电流被称作闩锁事件，并且可能导致功能暂时性丧失、暂时性损坏、或永久性损坏。EOS最经常是由IC引脚处的不需要的高压造成的。
[0006]克服这些问题的已知方法是通过产生具有高保持电压的ESD钳位。钳位的保持电压是器件能够维持其高导电性状态所处的最低电压。通过将保持电压增加到高于电源电平，ESD钳位被设计成即使正常工作期间被触发也可从闩锁状态释放，使得功能丧失非常短暂。
[0007]对于诸如汽车的一些应用，保持电压可以远远高于电源电平，以便避免造成功能暂时性丧失的噪声尖峰，或以便允许芯片外ESD保护来分流系统级ESD电流而不触发芯片上的ESD保护。
[0008]进一步要求ESD保护钳位可以是具有低待机或泄漏电流。对于一些应用，给焊盘增加的电容量也必须最小化。
[0009]这些忧虑对于高压IC可能是主要问题，其中增加保持电压通常以大的硅面积为代价。用于高压应用的这些ESD钳位的产生通常可以采用多个硅测试运行，以将ESD钳位器件调整成具有期望的保持和触发电压。
[0010]在高压技术中的又一个忧虑是ESD钳位对ESD事件的响应时间。这些技术中的双极型器件的基区渡越时间可以在同一数量级上或大于ESD事件的上升时间。这样，钳位对ESD事件的反应可能太晚而不能有效保护1C。
[0011]目前还没有将合理硅面积内可调高保持电压和适当触发电压的优点相结合、无需大规模的工艺调整或大规模、多个测试芯片产生的解决方案。[0012]因此，在工业中需要改进的ESD保护钳位，其组合高且可调保持电压、低泄漏、高且可调的触发电压、用于高电流能力的小硅面积及快速有效触发的优点，而不需要多个硅运行以便调整钳位的重要参数。
[0013]对于防止由于系统内事件的闩锁和误触发的ESD钳位器件，高于电源电压的保持电压可以是令人期待的。通过将来自更低电压域的多个元件串联堆叠能够达到这种保持电压。因为这些元件是为更低电压域设计的，所以堆叠可能表现出高泄漏。在这两种情况下，芯片性能可能由于氧化物可靠性或高泄漏而受到危害。
[0014]图1示出传统ESD钳位。产生栅极接地的N型金属氧化物半导体(ggNMOS)器件，通常使用具体工艺(process)适应技术来实现良好的ESD特性。具体对于ESD，通常需要附加的掺杂级，这会增加工艺成本。
[0015]图2示出另一种传统的ESD钳位。高压(HV)硅控整流器(SCR)被开发，其中使用布局和工艺技术对ESD特性进行调整。SCR可以通过一些内部反向结击穿而被触发。
【发明内容】
[0016]公开了静电放电(ESD)保护电路，其具有最大焊盘电压的全部或大部分置于其上的高压(HV)开关，调整保持电压的一个或多个低压(LV)保护钳位，以及在正常工作期间对LV保护钳位上电压进行限制的电压限制器电路。能够增加一个或多个触发电路以便给HV开关和/或一个或多个LV保护钳位提供触发信号。触发电路能够在HV开关和/或LV保护钳位内部，或置于外部。
[0017]用于保护耦接在第一节点和第二节点之间的电路的静电放电(ESD)保护电路的一个实施例可以包含耦接至第一节点的第一电压域的至少一个钳位器件。ESD保护电路可以进一步包含与至少一个钳位器件串联耦接并且耦接至第二节点的第二电压域的切换器件。ESD保护电路可以进一步包含耦接至至少一个钳位器件并且被配置成限制至少一个钳位器件上电压的电压限制器。
[0018]在一些实施例中，第二电压域的电压电平可以高于第一电压域的电压电平。
[0019]在一些实施例中，对应于第二电压域的可靠性和泄漏要求的最大电压电平可以高于对应于第一电压域的可靠性和泄漏要求的电压电平。
[0020]在一些实施例中，至少一个钳位器件可以包括多个串联耦接的钳位器件。
[0021]在一些实施例中，至少一个钳位器件可以是金属氧化物半导体(MOS)器件。MOS器件可以是低压域MOS器件。MOS器件还可以包含栅极和源极，其中栅极连接至源极。
[0022]在一些实施例中，MOS器件可以包含栅极、漏极以及源极。钳位器件可以包括至少一个电阻分压器。电阻分压器可以包括具有第一端子电压的第一端子、具有第二端子电压的第二端子以及具有第三端子电压的第三端子。第二端子电压可以是第三端子电压和第一端子电压之间电压差的分压。MOS器件的栅极可以耦接至电阻分压器的第二端子，MOS器件的漏极可以耦接至电阻分压器的第一端子，而MOS器件的源极可以耦接至电阻分压器的第三端子。
[0023]在一些实施例中，切换器件可以是可控硅整流器(SCR)。SCR可以包括阳极、阴极、第一触发分接头(tap)以及第二触发分接头。
[0024]在一些实施例中，电压限制器可以是电阻器。[0025]在一些实施例中，电压限制器可以是MOS器件。
[0026]在一些实施例中，ESD保护电路可以进一步包括耦接至切换器件的触发器件。触发器件可以被配置成在ESD事件期间接通切换器件。
[0027]在一些实施例中，触发器件可以包括至少一个二极管。触发器件可以包括多个二极管。多个二极管可以串联耦接在一起。
[0028]在一些实施例中，触发器件可以进一步包括MOS器件，其包括漏极、源极以及栅极。触发器件可以进一步包括电阻元件。触发器件的二极管可以耦接在MOS器件的漏极和MOS器件的栅极之间。电阻元件可以耦接在MOS器件的栅极和MOS器件的源极之间。
[0029]在一些实施例中，SCR的阴极可以耦接至钳位器件的阳极。电压限制器可以耦接在SCR的阴极和第一节点之间，ESD保护器件可以耦接至第一节点。电压限制器可以耦接在SCR的第一触发分接头和第一节点之间。SCR的阳极可以耦接至钳位器件的阴极。电压限制器可以耦接在SCR的阳极和第一节点之间。电压限制器可以耦接在SCR的第二触发分接头和第一节点之间。
[0030]在一些实施例中，ESD保护电路可以包括耦接在第一节点和SCR的第一触发分接头之间的第一触发器件。第一触发器件可以被配置成在ESD事件期间接通SCR。ESD保护电路可以包括耦接在SCR的第二触发分接头和第二节点之间的第二触发器件。第二触发器件可以被配置成在ESD事件期间接通SCR。SCR可以包括第一触发器件和第二触发器件二者。
[0031 ] 在另一个实施例中，用于保护电路的ESD保护电路可以耦接在第一节点和第二节点之间。ESD保护电路可以包括至少一个钳位器件，其具有低于受保护电路工作电压的最大电压额定值。ESD保护器件可以进一步包括切换器件和电压限制器。电压限制器可以被配置成将钳位器件电压限制成低于最大电压额定值的电压。切换器件可以被配置成阻止工作电压和钳位器件电压之间的电压差。
[0032]在一些实施例中，钳位器件可以包括至少一个MOS器件。切换器件可以包括SCR。电压限制器可以包括电阻器。
[0033]在一些实施例中，电压限制器可以是电阻器、MOS器件、或它们的任何组合。
[0034]在一些实施例中，ESD保护电路还可以包含触发器件，其耦接至被配置成在ESD事件期间接通切换器件的切换器件。
【专利附图】
【附图说明】
[0035]结合附图，从通过实例给出的下列说明中得到更详细的理解，其中:
[0036]图1是传统ggNMOS钳位的电路示意图；
[0037]图2是传统SCR钳位的电路示意图；
[0038]图3是混合电压域ESD钳位的一个实施例的电路示意图；
[0039]图4是混合电压域ESD钳位的一个实施例的总示意图；
[0040]图5是混合电压域ESD钳位的另一个总示意图；
[0041]图6是混合电压域ESD钳位的另一个实施例的电路示意图；
[0042]图7a是混合电压域ESD钳位的另一个实施例的总示意图；
[0043]图7b是图7a中混合电压域ESD钳位的示例性实施方式的电路示意图；[0044]图8a是混合电压域ESD钳位的另一个实施例的总示意图；
[0045]图8b是图8a中混合电压域ESD钳位的示例性实施方式的电路示意图；
[0046]图9a是混合电压域ESD钳位的另一个实施例的总示意图；
[0047]图9b是图9a中混合电压域ESD钳位的示例性实施方式的电路示意图；
[0048]图10是混合电压域ESD钳位的另一个实施例的总示意图；
[0049]图11是图10中混合电压域ESD钳位的所描述实施例的示例性实施方式的电路示意图；
[0050]图12是混合电压域ESD钳位的另一个实施例的总示意图；
[0051]图13是图12中混合电压域ESD钳位的示例性实施方式的电路示意图；
[0052]图14是混合电压域ESD钳位的另一个实施例的电路示意图；
[0053]图15是混合电压域ESD钳位的另一个实施例的电路示意图；
[0054]图16是能够用于低压(LV)钳位器件的NMOS器件的横截面图；
[0055]图17是能够用于LV钳位器件的PMOS器件的横截面图；
[0056]图18是能够用于LV钳位器件的另一个PMOS器件的横截面图；
[0057]图19a是混合电压域ESD钳位的另一个实施例的电路示意图；
[0058]图19b是混合电压域ESD钳位的另一个实施例的电路示意图；
[0059]图19c是混合电压域ESD钳位的另一个实施例的电路示意图；
[0060]图20是混合电压域ESD钳位的另一个实施例的电路示意图；
[0061]图21是混合电压域ESD钳位的另一个实施例的电路示意图；
[0062]图22是混合电压域ESD钳位的另一个实施例的电路示意图；
[0063]图23是混合电压域ESD钳位的另一个实施例的电路示意图；
[0064]图24是混合电压域ESD钳位的另一个实施例的电路示意图；
[0065]图25是混合电压域ESD钳位的另一个实施例的电路示意图；
[0066]图26是示例性触发电路的电路示意图。
【具体实施方式】
[0067]在下列说明中，共同的数字标示可以用于多个图中类似的、对应的部件。一般地，部件号将从图号开始。例如，如图3所示的电压限制器件306对应于图5所示的类似电压限制器件506。同样，图7b中示出的高压(HV)开关701对应于图10中示出的类似HV开关1001。
[0068]本领域的一名普通技术人员应该意识到，节点、器件、电路、或区域可以被视为服务多个功能。此外，节点、器件、或区域可以由不同说明提到。例如，图3中的HV开关301还可以被称作可控硅整流器(SCR) 301。在这种情况下，SCR可以是作为HV开关工作的器件的一种可行实施方式。作为另一个实例，图19中的阴极1921和阳极1920还可以被分别称作节点1921和节点1920。数字标示将为所考虑的节点、器件、电路或区域提供无歧义记号，同时上述描述符应当有助于在讨论的上下文中说明的可读性。
[0069]图3描述混合电压域静电放电(ESD)钳位的第一个实施例。电路300可以是焊盘320和321之间高压(HV)域中的钳位。器件310可以是堆叠的低压(LV)P型金属氧化物半导体(PMOS)器件(310a、310b以及310c)，其栅极连接至源极。可以选择LV器件的数量，使得器件310和HV开关301的保持电压的总和高于指定电压电平(例如，由正常工作期间的最大电压确定，或换言之，由最大工作电压确定)，以防止正常工作期间的闩锁并且使得保持电压低于受保护电路的击穿电压。图3所描述器件310的保持电压是PMOS保持电压的三倍。注意到，虽然器件310被描述为包含三个PMOS器件，但是器件310可以包含更少或更多的PMOS器件。此外，器件310可以包含诸如N型金属氧化物半导体(NMOS)器件、双极型器件等的其它器件。用于保持电压的指定电平可以与集成电路(IC)的抗闩锁度相关，并且可以由现实世界应用中使用的IC确定。这个电平可以略高于最大焊盘电压或略高于焊盘的最大电源电平。最大电源电平可以被定义为IC工作时能够施加在器件上的预期最大电压，其中最大焊盘电压可以基于可能的电压峰值或工作期间可能达到焊盘的扰动而被定义。
[0070]出于清楚的目的，术语高压(HV)和低压(LV)可以彼此相反地被使用。当与LV器件相比时HV器件可以维持更高绝对电压。事实上，HV可以用于表示被设计成阻止最大焊盘电压(的大部分)的电路的那一部分，而无可靠性问题(诸如HV开关)，而LV可以用于表示LV钳位器件，如果暴露于最大焊盘电压则LV钳位器件表现出潜在的可靠性和/或泄漏问题。最大电压额定值可以与电压域的器件相关联，使得最大电压额定值对应于电压域的器件可以暴露于的最大电压，而不遇到可靠性或泄漏问题。换言之，器件可以满足对高达器件最大电压额定值的工作电压的可靠性和泄漏要求，但在超过最大电压额定值工作时可能遇到性能下降或器件特性下降。满足可靠性要求的器件可以经受器件寿命内器件特性方面可接受或可忽略的改变。对于HV器件，最大电压额定值可以高于LV器件的最大电压额定值。能够定义用于例如3.3V和5V的不同LV电源电压的LV器件。这些元件的保持电压可以超过它们正常工作电压50 %或更多。如果多个HV域可用，则所用器件能够是这些域的混合。注意到，从可靠性和/或泄漏角度出发使用术语LV和HV ;从工艺角度出发可以很好地想象，用于HV开关的好的类型将与用于LV钳位器件的相同。
[0071]术语LV钳位器件可以用于器件或器件的堆叠或器件的另一种配置，由于泄漏和/或可靠性要求，LV钳位器件可以不直接耦接在两个焊盘320和321之间。注意到，当最大焊盘电压施加至钳位上时，LV钳位器件上的剩余电压可以被设计成足够低以避免可靠性和泄漏忧虑。
[0072]在本文剩余部分中在非ESD条件下施加于两个焊盘320和321之间的最大电压可以被称作最大焊盘电压。
[0073]当器件在触发或高传导模式下时，器件的保持电压可以是能够施加在器件上的最低电压。
[0074]当器件在触发或高传导模式下时，保持电流可以是能够流经器件的最低电流。
[0075]电阻元件可以是当电流流经其时在其上产生电压的任何元件:它能够通过具有电阻率特性的诸如电阻器、二极管、晶体管等的任何器件实施。在一些实施例中，如果与ESD期间相反，在正常工作期间优选不同电阻值，或如果晶体管的高温性能优于电阻器的高温性能，则可以使用晶体管。
[0076]电压限制器电路可以是当最大焊盘电压施加于钳位上时将LV钳位器件上的电压限制成低于用于可靠性的临界电平的电路。
[0077]参考图3，钳位可以置于节点320和321之间。如果LV钳位器件310直接置于320和321之间，则PMOS器件可以能保护系统免于ESD。然而，这还可以意味着，3个PMOS器件中的每一个通过分压都可以看到一个高于被可靠性忧虑定义的电平的电压。这会造成与可靠性相关的问题，例如，氧化物的可靠性。另外，当每个PMOS都可以看到大于被工艺设计规则所允许的电压降时，钳位的泄漏就可能超过期望的水平。对于这个实施例，假定3xLV电源电压远远小于HV电源电压，使得由于可靠性忧虑，堆叠3个PMOS器件310a、310b以及310c可能是不允许的。
[0078]不是仅仅将LV钳位器件310置于节点320和节点321之间，SCR器件301还可以与LV钳位器件310串联放置。这个SCR301可以起到HV电源320和堆叠310的阳极308之间HV开关的作用。SCR301可以由通过发射极307耦接至节点320的PNP302、和耦接至堆叠310的阳极308的NPN303组成。当SCR器件301为非触发时，换言之被关闭时，借助于可以串联并且产生从308至321的放电路径的电阻元件306，节点308上的电压可以被拉向电源地321。由于流经电阻元件305和/或306的泄漏电流，节点308和321上电压之间的小差异是可能的。即使当HV电源在节点320上时就可能是这种情况。全部电源电压可以在SCR的内部反向结上(NPN303的集电极和基极之间)。因此，电阻元件306可以起到用于LV钳位器件的电压限制器的作用。
[0079]ESD期间，节点320和321之间的电压可以增加到高于最大焊盘电压并且高于反向二极管311的击穿电压，在这种情况下，反向二极管311可以用作SCR301的触发器。提供来自二极管311的反向击穿的触发电流，SCR301可以触发并且允许节点320处的电压减去SCR301上产生的偏移电压被传送至节点308。器件310随后能够将ESD电流汲取(sink)至节点321。当ESD事件结束并且节点320和节点321之间电压降至低于堆叠310和SCR301的组合保持电压时，SCR301和堆叠310都可以关闭。节点308处的电压可以迅速降至节点321处的电压，这是由于该节点通过电阻元件305和306放电。因此，当可靠性确保时提供ESD保护。
[0080]注意到，在图3中的实施例中，HV开关可以是利用PNP302和NPN303产生的SCR301，其中PNP302的基极可以通过电阻元件304耦接至节点320，而NPN303的基极可以通过电阻元件305耦接至节点308。
[0081]注意到，器件可以是设定尺寸的，使得LV钳位器件和HV开关能够传导所有或至少主要的ESD电流。HV开关的触发器可以只需要在非常短的时间(即，在高传导模式下HV钳位触发前的时间)内传导电流，并且因此能够被设计得更小。电压限制器电路通常可以只传导小电流。
[0082]图3所描绘实施例的触发速度可以快于传统ESD钳位。在许多高压技术中双极型器件的基区渡越时间可以是大的，这意味着与ESD事件的上升时间(通常IOOps至IOns)相比较，使用这些双极型器件(如标准方法那样)的ESD保护钳位可以相对慢。通过使用主要ESD传导路径中的LV钳位器件，保护结构的响应时间可以被减少，因为由于更高掺杂水平和减少的间隔，LV元件通常可以具有更小的基区渡越时间。为了利用这个优点，也可以将HV开关设计成快的。
[0083]使用用于高压保护的LV保护元件考虑将ESD钳位转至多个HV域。在工艺中一般多个高压域可以具有共同的低压域。通过最优化用于共同低压域的LV钳位器件，只有HV开关和触发器可以特征在于高压域。这样可以显著降低多个钳位设计的复杂性。[0084]用于图3所描绘实施例的硅面积可以小于传统ESD钳位的硅面积。因为与高压器件相比较，LV器件通常需要更小的间隔，所以钳位的硅面积可以更小。
[0085]实施例的不同配置是可行的。在更多的一般术语中，实施例可以包含HV开关、可以被堆叠的一个或多个LV器件以及电压限制器。
[0086]HV开关可以能够维持大部分最大焊盘电压而无可靠性问题，使得LV钳位器件上的电压能够维持低于用于可靠性和/或泄漏问题的临界电平。
[0087]ESD期间，LV钳位器件的保持电压加上HV开关的保持电压可以高于避免闩锁、电气过应力问题以及误触发的负效应所需要的电平。LV钳位器件可以包括一个或多个器件。当直接置于节点320和321之间时，它们可以表现出当最大焊盘电压置于节点320和321之间时的可靠性(和/或泄漏)问题。
[0088]最大焊盘电压期间，电压限制器可以将LV钳位器件上的电压限制到足够低的值，以避免对于LV钳位器件的可靠性问题。
[0089]图4是混合电压域ESD钳位的一个实施例的总示意图。器件401可以是HV开关。406可以是电压限制器。注意到，电压限制器406可以耦接至HV开关401的节点，诸如HV开关的阴极。器件411可以是触发电路以触发HV开关401进入传导模式。注意到，如果HV开关401在低于对于ESD损坏的临界电平的触发电压下是自触发式的，则能够省略触发电路411。器件410可以是包含一个或多个元件的LV钳位器件。
[0090]HV开关可以与LV钳位器件串联放置。如果HV开关需要诸如图5中触发电路511的附加触发电路，则所述触发电路511可以与LV钳位器件510的至少一部分串联放置，如图5所示。DC电压限制器电路可以与LV钳位器件并联放置，虽然在一些实施例中，它可以和LV钳位器件及所述HV开关的一个或多个结并联放置，例如，如图6所示。注意到，虽然器件610被描绘成包含三个PMOS器件，但是器件610可以包含更少或更多的PMOS器件。此夕卜，器件610可以包含诸如NMOS器件、双极型器件等的其它器件。
[0091]图7a示出一个实施例，其中触发电路711可以指节点720而非节点721。图7b描绘图7a中的一种可行的实施方式。注意到，虽然图7b中的器件710被描述成包含三个PMOS器件，但是器件710可以包含更少或更多的PMOS器件。此外，器件710可以包含诸如NMOS器件、双极型器件等的其它器件。
[0092]图8a描绘一个实施例，其中LV钳位器件810可以耦接在节点820和HV开关801之间。HV开关801可以耦接在LV钳位器件810和节点820之间。因此，电压限制器电路806可以耦接在节点820和HV开关801的节点之间。图8b描绘图8a中的一种可行的实施方式。注意到，虽然图8b中的器件810被描绘成包含三个PMOS器件，但是器件810可以包含更少或更多的PMOS器件。此外，器件810可以包含诸如NMOS器件、双极型器件等的其它器件。
[0093]图9a是一个实施例，其中触发器911可以耦接至更低电势节点921而非节点920。图％描绘图9a中的一种可行的实施方式。注意到，虽然图9b中的器件910被描绘成包含三个PMOS器件，但是器件910可以包含更少或更多的PMOS器件。此外，器件910可以包含诸如NMOS器件、双极型器件等的其它器件。
[0094]LV钳位器件能够被分成多个部件。图10示出混合电压域ESD钳位的一个可能的实施例，其中LV钳位器件可以被分成两个部件:1010a和1010b。第一 LV钳位器件IOlOa可以置于节点1020和器件1001之间，而第二 LV钳位器件IOlOb可以置于器件1001和节点1021之间。电压限制器还可以被分成第一电压限制器1006a和第二电压限制器1006b。在图10中，触发电路1011可以耦接至节点1021，虽然它可以可选地耦接至节点1020。
[0095]图11示出图10所描绘实施例的示例性实施方式。图11描绘被分成2个PMOS器件:第一 LV钳位器件IllOa和第二 LV钳位器件IlOlb的两个堆叠的LV钳位器件。本领域的一名技术人员应当意识到，LV钳位器件可以包含不同数量的PMOS器件。HV开关1101可以置于第一 LV钳位器件IllOa和第二 LV钳位器件IllOb之间。LV钳位器件IllOa和IllOb可以分别由电压限制器1106a和1106b保护。
[0096]HV开关也能够被分成多个部件。作为一个实例，在图12中HV开关可以被分成两个部件:1201a和1201b。图12描绘耦接至节点1220的触发电路1211a和耦接至1221的触发电路1211b，虽然触发电路121 Ia可以耦接至节点1221，而触发电路1211b可以耦接至节点1220。将触发电路1211a和1211b合并成可以耦接在HV开关1201a和/或HV开关1201b之间的一个电路也是可行的:合并的触发器1211的一个节点可以耦接至HV开关1201a，而合并的触发器1211的另一个节点可以耦接至HV开关1201b。如前所解释的，如果HV开关1201a或HV开关1201b的自触发电压在规定范围内，则能够省略触发电路1211a和/或触发电路1211b。图12描绘耦接在HV开关1201a和HV开关1201b之间的电压限制器1206。可选地，电压限制器1206可以被分成第一电压限制器1206a(未在图中)和第二电压限制器1206b (未在图中)，其中第一电压限制器1206a可以耦接在HV开关1201a和LV钳位器件1210之间，而第二电压限制器1206b可以耦接在HV开关1201b和LV钳位器件1210之间。可选地，第一电压限制器1206a可以耦接至节点1221，而第二电压限制器1206b可以耦接至节点1220。虽然在图12中两个HV开关1201a和1201b被LV钳位器件1210分开(因此，元件按顺序1201a-1210-1201b放置)，例如，其中器件顺序为1201a-1201b_1210或1210-1201a-1201b的任何其它配置也是可行的。
[0097]图12所描绘实施例的一种示例性实施方式在图13中示出。SCR1301a和SCR1301b可以起到HV开关的作用。注意到，诸如图13所示的分开的HV开关的一个原因可以是使用更低电压阱，使得单个SCR的击穿电压可以低于最大焊盘电压。LV PMOS器件1310的堆叠可以用作LV钳位器件，其与电压限制器1306并联。注意到，虽然图13描绘LV钳位器件1301包含三个LV PMOS器件，但是LV钳位器件1310可以包含不同数量的LV PMOS器件。触发器1311可以连接至SCR1301a和SCR1301b 二者。如前所解释的，包括通过雪崩自触发SCR的其它触发器配置可以是可行的。
[0098]在图14中堆叠以实施LV钳位器件1410的低压器件的数量可以变化。一个实施例可以不限于器件的任何具体堆叠。可以通过调整堆叠的PMOS器件的数量调整保持电压。并且，通过改变从PMOS至NMOS堆叠中LV器件的类型，或通过改变诸如栅极长度的LV器件的临界参数，可以进一步调整保持电压。这些改变能够在堆叠1410内的所有LV元件上或堆叠1410内的一个或多个LV元件上实现。此外，堆叠内的MOS器件的栅极可以耦接至它的漏极，或MOS器件的栅极可以耦接至堆叠内的另一个MOS器件的漏极、源极、或栅极。可选地，MOS器件的栅极可以耦接至可以是ESD钳位的阳极的节点1420，或耦接至可以是ESD钳位的阴极的节点1421。
[0099]图15示出另一个实施例，其中NMOS器件堆叠可以用于LV钳位器件1510。虽然LV钳位器件1510被描绘成包含三个NMOS器件，但是NMOS器件的数量能够改变。
[0100]使用NMOS代替PMOS器件的决定可以取决于与许多工艺相关的问题。一个这种工艺的影响可以是NMOS对比PMOS的保持和触发电压之差。由于更高电子迁移率，NMOS器件倾向于具有比PMOS器件更低的保持电压。根据通过钳位达到的总期望保持电压电平，器件或二者的组合可能是优选的。NMOS和PMOS的电阻和硅面积的占用空间上的电流传导能力也可以影响LV钳位器件的设计构图。因此，NMOS和/或PMOS器件的任何组合都是可行的。总LV钳位器件在暴露于最大焊盘电压时能够表现出可靠性问题，然而，LV钳位器件的一些元件可能不表现出可靠性问题，而其它元件可以在暴露于相同的最大焊盘电压时表现出可靠性问题。例如，LV钳位器件的MOS器件可以表现出可靠性问题并且可能在暴露于最大焊盘电压时降低性能。然而，电阻器还可以包括在LV钳位器件内，LV钳位器件可以经受得住最大焊盘电压并且可以不经受降低，并且因此，可能不表现出可靠性问题。增加其它元件来精细调整保持电压是可行的。事实上，LV钳位器件内增加的元件能够是诸如MOS晶体管、双极型晶体管、电阻元件或其它阻抗元件、电容、电感、二极管、SCR等器件的任何组合。
[0101]注意到，由于堆叠，ESD期间堆叠内的上部元件能够看到至更低焊盘1521的一个显著的电压。对于具有从它们最高电势节点直接至基底的低击穿的器件，这可能是一个问题。例如，如果器件和更低焊盘1521之间的电压差大于PMOS块(N阱)至基底或P阱的击穿，则这可以导致过量电流在PMOS块和/或基底内流动。继而，这可以导致寄生双极型器件的触发、增加泄漏、N阱/P阱结的至少一部分内的热击穿，或N阱或P-基底捡拾连结(pickup tie)内的热击穿。同样，用于堆叠的NMOS的漏极/块结可以看到ESD期间高于它的热击穿电压的电压，或产生可能导致上述灾难性事件之一的基底内的电流。为了避免这些效应，LV器件可以被不同阱包围，阱可以增加至基底的击穿电压。这样的实例在图16、图17以及图18中示出。在许多情况下，这些附加阱可以包含HV阱。这种隔离对正常工作期间噪声效应的减小也可以是有益的。
[0102]图16示出隔离的P阱区1630内LV NM0S1610的一个实施例。P阱可以通过N阱1620和1640与基底1650隔离。为了增加N阱1620和1640至基底1650的击穿电压，可以使用高压N阱。另外，通过使NMOS块1630与基底1650屏蔽，电流可以不流经基底1650，因此极大地减小了触发可以由基底1650内不同器件形成的寄生元件的风险。
[0103]另外，LV NM0S1610的漏极或源极可以通过P阱1630形成具有N阱1620和/或1640的NPN。这个NPN可以有助于整个钳位器件的电流能力。
[0104]对于N阱1620和1640的连接存在不同的选项。N阱1620和1640能够耦接至最高电势。在这种情况下，可以形成NPN，其包含作为集电极的N阱1620和/或1640、作为基极的P阱1630以及作为发射极的NM0S1610的源极。这个NPN可以显著有助于电流。这个传导路径可以降低ESD钳位的总保持电压。人们可以期望对更低总保持电压进行补偿或使用这个钳位时可以考虑这样。增加传导路径的电阻率可以是解决这个问题的一种方法。可选地，N阱1620和1640可以耦接至NM0S1610的漏极。在这种情况下，所述NPN的保持电压可以或可以不低于NM0S1610的保持电压。应当注意到，在后一种情况下，N阱1620和1640可以通过电压限制器电路耦接至地。这样，N阱1620和1640可以起到不同寄生NPN的发射极的作用，寄生NPN还可以具有由附近电路的N型结形成的集电极。N型结可以耦接成高。可选地，N阱1620和1640可以起到寄生SCR的阴极的作用，其中SCR可以进一步包括起到其阳极作用的附近电路内的P型结。设计期间应当考虑N阱1620和1640的连接和放置。实施例不限于任何具体连接。
[0105]图17示出LV PM0S1710的一个实施例。在PM0S1710的块1730周围，可以放置附加的N阱1720和1740。这样做的效果可以是从PMOS块1730至基底1750的击穿电压的增加。第二个效果可以是降低PMOS的源极和基底1750之间寄生PNP的晶体管的共发射极短路电流放大系数(beta)，这是因为由N阱1720、1730以及1740形成的基极的长度自身(即，无层1720和1740)就可以大于LV PMOS1720的寄生PNP的基极。这可以导致基底电流的减小，并因此减小触发寄生器件的风险。
[0106]图18示出LV PM0S1810的一个实施例，其中P型阱1870和P型阱1860可以用于将PMOS块1830与N阱1820和1840隔离。在一些技术中能够明确绘制P型阱1870。在其它技术中，P型阱1870和1860可以构成相同的阱。如果PMOS块1830不够深，不能达到层1820，则可能是这种情况。图16、图17以及图18示出使低压晶体管1610、1710以及1810与基底隔离的不同方法。根据工艺中的可用选项，这个原理的实施方式可以不同。应当注意到，实施例决不被限制成这个原理的具体配置。
[0107]在相同的阱内可以绘制LV钳位器件内的一些PMOS和NMOS器件。通常这样做是为了减少使用的硅面积，或为了降低串联元件的保持电压。如果元件置于诸如合并布局样式内的相同阱内，则总保持电压可以小于单独元件的保持电压总和。
[0108]图19a所描绘的HV开关1901可以阻止泄漏电流。这样，在LV钳位器件1910内具有更高泄漏的ESD保护能够得以使用。图19a描绘电阻元件，其能够用作堆叠内的MOS器件栅极处的分压器，例如，用作减小触发电压的装置。通过实例，如图19b所示，只有一个MOS可以用作LV钳位器件。这个MOS可以是LV或HV MOS器件。因为由于栅极偏置MOS可以具有高泄漏，所以它可以不直接使用于阳极1920和阴极1921之间。图19c示出电压限制器电路1906用作分压器的一种实施方式。现在，电压限制器电路1906可以具有2个功能:限制低压钳位器件1910上的电压并且给M0S1910提供分压。也能够使用其它技术。例如，如图20所示，栅极偏置电路2040可以和NMOS器件一起使用。栅极偏置电路2040可以包括电容器、电阻器、正向或反向二极管等。
[0109]不同方法能够用于安排LV钳位器件的每个单独元件的保持电压和触发电压、故障电流、或任何其它参数，或用于安排多个LV钳位器件的触发电压和保持电压、故障电流、或任何其它参数。一些方法可以包括将偏置信号施加至晶体管的块或栅极、块泵送技术、基底电阻安排，应用镇流、多指触发技术、将不同晶体管合并在共发共基放大器内等。注意到，这些技术能够具有不同目的:降低/增加LV钳位器件的一个或多个元件的触发电压、降低/增加LV钳位器件的一个或多个元件的保持电压、增加LV钳位器件的一个或多个元件的电流能力、增加/减小LV钳位器件的一个或多个元件的接通电阻等。
[0110]HV开关的不同实施方式是可行的。可以使用SCR(例如图3所示SCR301)、双极型(例如图21所示双极型2101)、或其它器件。这种器件可以在ESD期间分流高电流并且可以阻止最大焊盘电压的至少大部分，使得LV钳位器件能够被设计成与电压限制器电路一起调整保持(和触发)电压，以维持用于LV钳位器件的高可靠性。起到HV开关作用的器件或电路的特性可以包括:指定范围内的保持电压、从高或非常高阻抗状态切换至低或非常低阻抗状态的能力以及通过提供一些最小触发电流和快的触发速度从一种状态切换至其它状态的能力。HV开关的最小保持电压可以具有一个值，使得HV开关的保持电压和LV钳位器件的保持电压的总和大于电源电压。高保持电流HV开关还可以简化电压限制器电路和/或低压堆叠的设计。
[0111]图21示出包括被实施成PNP双极型2101的HV开关的一个实施例，其中触发电路2111可以通过电阻元件2104拉(draw)电流。如果由于电阻元件2104上电压降而双极型2101的发射极-基极结2017明显正向偏置，则双极型2101可以通过电压限制器电路2106和LV钳位器件2110对电流进行分流。
[0112]图22示出具有被实施成NPN双极型2201的HV开关的一个实施例，其中触发电路2211可以通过电阻元件2204拉电流。如果由于电阻元件2204上电压降而NPN2201的发射极-基极结明显正向偏置，则双极型2202可以通过电压限制器2206和LV钳位器件2210对电流进行分流。
[0113]在一些实施例中，HV开关可以被设计成具有高保持电压。总保持电压可以是HV开关的保持电压加LV钳位器件的保持电压的函数。通过设计HV开关使得它的保持电压可以接近于期望的总保持电压，LV钳位器件保持电压可以被减小。减小LV钳位器件的保持电压可以允许LV钳位器件在更小面积内形成。
[0114]HV开关的触发电路能够在HV开关的外部或HV开关能够是自触发式的。对触发电路、触发电路连接性、触发电路布局、触发机制，诸如基于电压、电流、阻容(RC)时间，或这些的组合无限制。任何变化都能够被实施进任何实施例内。触发电路的实例包括正向或反向、任何类型晶体管内的齐纳或任何其它类型的二极管，其具有或没有附加的栅极/块偏置电路、电容器、基于RC时间的电路、电感以及其任何组合。
[0115]在多数图中，电压限制器电路被示出为电阻元件。其它实施方式也是可行的。如果使用电阻元件，则电阻值可以足够高，使得在HV开关的保持电流流经所述电阻元件时，电阻元件上电压降和HV开关的保持电压的总和可以至少等于对总ESD钳位的期望的保持电压。因此，HV开关的高保持电流可以考虑电阻元件的更低电阻。然而，电阻元件的电阻值可以足够低，使得正常工作期间瞬时的电压降可以低于临界电平，该临界电平在与该瞬时相关的时间段内用于LV钳位器件的可靠性。
[0116]如图23所示，电压限制器电路2306可以被实施为NM0S2306a，具有包含电容器2306b和电阻元件2306b的RC栅极偏置电路。在这种情况下，RC电路可以被设计成在正常工作期间通过施加栅极偏置来降低晶体管2306a的电阻值。这样，正常工作期间LV钳位器件2310上的电压降就可以被最小化。ESD期间或显著噪声事件期间，电压限制器电路2306可以是更高的阻抗，使得如果HV开关2301将在低传导性模式下工作，则电压限制器电路2306上的电压降可以高于低压堆叠的保持电压，因此避免闩锁。实施方式不限于这个具体电路。将正常工作期间电压限制成低于对于可靠性的临界电平的每个电路都能够用作限制器电路。
[0117]如图24所描绘实施例所示，通过反向二极管实施电压限制器电路2406。这个二极管可以是齐纳二极管。事实上，假定二极管的击穿电压低于LV钳位器件2410表现出可靠性问题时超过的电压，反向二极管能够有效限制LV钳位器件2410上的电压。
[0118]在最大焊盘电压被施加于钳位上时，将LV钳位器件上的电压钳位到安全电平的任何器件或电路都能够被视为电压限制器电路。许多元件都能够用作诸如PN结二极管、齐纳二极管、SCR、MOS晶体管、双极型晶体管或其它晶体管类型、电感、电容器等的电压限制器电路。
[0119]低压堆叠和限制器电路的泄漏应当低于高压HV开关的保持电流，否则所述泄漏电流可以在误触发后将HV开关保持在闩锁模式中。因此，通过增加高压HV开关的保持电流，LV钳位器件和限制器电路的泄漏电流可以更高，简化了它们的设计。
[0120]应当注意到，在本发明用于核心保护的许多应用中，在施加最大焊盘电压时，电压限制器电路可以被设计成减小LV钳位器件上的电压。在一些应用中，可能需要更多的复杂计算，使得AC或电压摆动状态期间电压也受到限制。在一些情况下，能够省略电压限制器电路，而无LV堆叠可靠性的风险。如果HV开关阻止足够大的电压而不存在电压限制器电路，如果电压限制器电路被提供为诸如基底电阻的寄生器件，或者在施加最大焊盘电压时如果电压的电容分布使得LV钳位器件上的电压低于对于可靠性的临界电平，可以是这种情况。甚至在这些情况下，也可以增加电压限制器电路，以确保LV钳位器件上的电压电平低于在任何条件和任何时间下对于可靠性的临界电平。
[0121]在图3所描绘实施例中，电压限制器电路306可以耦接至SCR301的阴极，然而变化是可行的。例如，图20描绘电压限制器通过电阻器2005耦接至SCR的Gl分接头(PNP2002的集电极或NPN2003的基极)。作为另一个实例，在图25中示出Gl分接头和地之间的电阻连接可以通过基底电阻2505a而存在，尽管在布局中没有进行绘制。当SCR2501置于基底内时可以是这种情况，基底可以起到地的作用。如前所解释的，能够增加或省略电阻元件2505a 和 / 或 2505b。
[0122]虽然在多数实例中齐纳二极管用作触发器件，但是其它触发器件也是可行的。图26示出可选触发器2611的一个实例。触发器2611包含PM0S2622、电阻元件2623及η个二极管2624-1至2624-η。η个二极管2624能是相同类型的或一些能是不同类型的。节点2611c能耦接至节点2611b或可选地耦接至阴极2621。
【权利要求】
1.一种用于保护电路的静电放电ESD保护电路，耦接在第一节点和第二节点之间，包含: 第一电压域的至少一个钳位器件，其耦接至所述第一节点； 第二电压域的切换器件，其与所述至少一个钳位器件串联耦接并且耦接至所述第二节点；以及 电压限制器，其耦接至所述至少一个钳位器件并且被配置成限制所述至少一个钳位器件上的电压。
2.根据权利要求1所述的ESD保护电路，其中所述第二电压域的电压电平高于所述第一电压域的电压电平。
3.根据权利要求1所述的ESD保护电路，其中对应于所述第二电压域的可靠性和泄漏要求的最大电压电平高于对应于所述第一电压域的可靠性和泄漏要求的电压电平。
4.根据权利要求1所述的ESD保护电路，其中所述至少一个钳位器件包括多个串联耦接的钳位器件。
5.根据权利要求1所述的ESD保护电路，其中所述至少一个钳位器件包括至少一个金属氧化物半导体MOS器件。
6.根据权利要求5所述的ESD保护电路，其中所述至少一个MOS器件是至少一个低压域MOS器件。
7.根据权利要求5所述的ESD保护电路，其中所述至少一个MOS器件的每个MOS器件都包含栅极和源极，并且其中每个MOS器件的栅极都连接至其各自的源极。
8.根据权利要求5所述的ESD保护电路，其中所述至少一个MOS器件的MOS器件包含栅极、漏极和源极，以及 进一步其中所述至少一个钳位器件包括至少一个电阻分压器，所述至少一个电阻分压器包括: 具有第一端子电压的第一端子； 具有第二端子电压的第二端子；以及 具有第三端子电压的第三端子； 其中所述第二端子电压是所述第三端子电压和所述第一端子电压之间电压差的分压；以及 其中所述MOS器件的栅极耦接至所述至少一个电阻分压器的所述第二端子，所述MOS器件的漏极耦接至所述至少一个电阻分压器的所述第一端子，并且所述MOS器件的源极耦接至所述至少一个电阻分压器的所述第三端子。
9.根据权利要求1所述的ESD保护电路，其中所述切换器件是可控硅整流器SCR。
10.根据权利要求1所述的ESD保护电路，其中所述电压限制器是电阻器。
11.根据权利要求1所述的ESD保护电路，其中所述电压限制器是金属氧化物半导体MOS器件。
12.根据权利要求1所述的ESD保护电路，进一步包含耦接至所述切换器件的触发器件，所述触发器件被配置成在ESD事件期间接通所述切换器件。
13.根据权利要求12所述的ESD保护电路，其中所述触发器件包含至少一个二极管。
14.根据权利要求13所述的ESD保护电路，其中所述触发器件进一步包含:包括漏极、源极和栅极的MOS器件；以及 电阻元件； 其中所述至少一个二极管耦接在所述MOS器件的漏极和所述MOS器件的栅极之间，并且进一步其中所述电阻元件耦接在所述MOS器件的栅极和所述MOS器件的源极之间。
15.根据权利要求9所述的ESD保护电路，其中所述SCR包括: 阳极、阴极、第一触发分接头和第二触发分接头； 其中所述SCR的阴极耦接至所述钳位器件的阳极；以及 进一步其中所述电压限制器耦接在所述SCR的阴极和所述第一节点之间。
16.根据权利要求9所述的ESD保护电路，其中所述SCR包括: 阳极、阴极、第一触发分接头和第二触发分接头； 其中所述SCR的阴极耦接至所述钳位器件的阳极；以及 进一步其中所述电压限制器耦接在所述SCR的所述第一触发分接头和所述第一节点之间。
17.根据权利要求9所述的ESD保护电路，其中所述SCR包括: 阳极、阴极、第一 触发分接头和第二触发分接头； 其中所述SCR的阳极耦接至所述钳位器件的阴极；以及 进一步其中所述电压限制器耦接在所述SCR的阳极和所述第一节点之间。
18.根据权利要求9所述的ESD保护电路，其中所述SCR包括: 阳极、阴极、第一触发分接头和第二触发分接头； 其中所述SCR的阳极耦接至所述钳位器件的阴极；以及 进一步其中所述电压限制器耦接在所述SCR的所述第二触发分接头和所述第一节点之间。
19.根据权利要求15所述的ESD保护电路，进一步包含下列的至少其中之一: 第一触发器件，其耦接在所述第一节点和所述SCR的所述第一触发分接头之间，所述第一触发器件被配置成在ESD事件期间接通所述SCR ；以及 第二触发器件，其耦接在所述SCR的所述第二触发分接头和所述第二节点之间，所述第二触发器件被配置成在ESD事件期间接通所述SCR。
20.根据权利要求16所述的ESD保护电路，进一步包含下列的至少其中之一: 第一触发器件，其耦接在所述第一节点和所述SCR的所述第一触发分接头之间，所述第一触发器件被配置成在ESD事件期间接通所述SCR ；以及 第二触发器件，其耦接在所述SCR的所述第二触发分接头和所述第二节点之间，所述第二触发器件被配置成在ESD事件期间接通所述SCR。
21.根据权利要求17所述的ESD保护电路，进一步包含下列的至少其中之一: 第一触发器件，其耦接在所述第一节点和所述SCR的所述第一触发分接头之间，所述第一触发器件被配置成在ESD事件期间接通所述SCR ；以及 第二触发器件，其耦接在所述SCR的所述第二触发分接头和所述第二节点之间，所述第二触发器件被配置成在ESD事件期间接通所述SCR。
22.根据权利要求18所述的ESD保护电路，进一步包含下列的至少其中之一: 第一触发器件，其耦接在所述第一节点和所述SCR的所述第一触发分接头之间，所述第一触发器件被配置成在ESD事件期间接通所述SCR ；以及 第二触发器件，其耦接在所述SCR的所述第二触发分接头和所述第二节点之间，所述第二触发器件被配置成在ESD事件期间接通所述SCR。
23.根据权利要求1所述的ESD保护电路，其中第一电压域与第一最大电压额定值相关联，其中所述第一最大电压额定值低于受保护电路的工作电压，并且进一步其中所述电压限制器被配置成将所述至少一个钳位器件的电压限制到低于所述第一最大电压额定值的电压，并且进一步其中所述切换器件被配置成阻止所述工作电压和所述钳位器件的电压之间的电压差。
24.根据权利要求23所述的ESD保护电路，其中所述至少一个钳位器件包括至少一个金属氧化物半导体MOS器件，所述切换器件包括可控硅整流器SCR，以及所述电压限制器包括电阻器。
【文档编号】H01L27/02GK103975434SQ201280060063
【公开日】2014年8月6日 申请日期:2012年12月7日 优先权日:2011年12月8日
【发明者】S·范韦梅尔斯, B·范坎普, O·马里查, J·范德博特 申请人:索菲克斯公司