具有被改造以减少漏电流的沟道芯部的场效应晶体管及制作方法
【专利摘要】本发明公开了一种半导体器件，包括在衬底的表面上形成的沟道结构，沟道结构由半导体材料形成。栅极结构覆盖沟道结构的表面的至少一部分并且由绝缘材料膜和栅极电极形成。源极结构连接到沟道结构的一端，并且漏极结构连接到沟道结构的另一端。沟道结构包括结构部件，结构部件减少半导体器件的漏电流。
【专利说明】具有被改造以减少漏电流的沟道芯部的场效应晶体管及制作方法
【技术领域】
[0001]本发明总体涉及一种纳米线场效应晶体管(NWFET)或者鳍式场效应晶体管(finFET)，其中沟道芯部被改造以用于减少漏电流。更具体而言，NWFET的纳米线沟道的芯部或者finFET的鳍部的芯部具有空腔或者芯部的空腔由电解质(诸如SiO2)填充。
【背景技术】
[0002]集成电路(IC)设计的近来趋势是使用纳米线晶体管。图1示例地示出常规纳米线场效应晶体管(NWFET)配置100，其中纳米线101用作互连源极102和漏极103的沟道。栅极104用于控制沟道纳米线101的传导率。
[0003]如图1A中所示，栅极全包纳米线FETllO具有包围纳米线101的、然后被掺杂的多晶娃结构112进一步覆盖的栅极结构111。在通过引用将内容结合于此的Bangsaruntip等人的第8，173，993号美国专利中，描述栅极全包纳米线FET的示例。
[0004]图2示例地示出常规finFET200，其中鳍部201用作互连源极202和漏极203的沟道而栅极204用于控制沟道传导率。不同于finFET的鳍部，NWFET100的纳米线沟道通常在截面图中大致为圆形，并且通常被支撑在衬底上方，如图1A中示例地所示。
[0005]如通过使用NWFET和finFET所示范的那样，与电子器件的小型化并行的是要求减少功率消耗，包括减少漏电流1fT。
【发明内容】
[0006]鉴于常规方法和系统的前述和其它示例问题、缺点和弊端，本发明的示例特征是提供一种制作具有减少的功率消耗的NWFET和finFET的结构和方法。
[0007]在本发明的第一示例方面中，这里描述一种半导体器件，该半导体器件包括在衬底的表面上形成的沟道结构，沟道结构包括半导体材料。栅极结构覆盖沟道结构的表面的至少一部分，栅极结构包括绝缘材料膜和栅极电极。源极结构连接到沟道结构的一端，并且漏极结构连接到沟道结构的另一端。已经用减少半导体器件的漏电流的方式改造沟道结构。
[0008]本发明的其它方面、特征和优点将从后续公开内容和所附权利要求中更完全清
λ.Μ
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【专利附图】
【附图说明】
[0009]将从参照附图对本发明的一个示例实施例的以下具体描述中更好地理解的前述和其它示例目的、方面和优点，在附图中:
[0010]图1示例地示出常规NWFET100 ；
[0011]图1A示例地示出具有如下栅极结构111的常规NWFET，该栅极结构包围纳米线101以提供栅极全包配置110;[0012]图2示例地示出常规finFET200 ；
[0013]图3图示本发明的示例实施例的纳米线结构301和鳍部结构302的截面图300，该截面图示范电介质芯部303 ；
[0014]图4提供示例特性曲线400，该特性曲线示范本发明提供的漏电流改进；
[0015]图5图示本发明的初始制作阶段500 ；
[0016]图6图示本发明的一个示例实施例的纳米线形成阶段600 ；
[0017]图7图示制作阶段700，在该阶段中在纳米线601和源极区域/漏极区域上沉积沟道层701 ；
[0018]图8图示制作阶段800，在该阶段中蚀刻源极区域/漏极区域的部分801以形成通向下层的开口，从而可以蚀刻掉纳米线芯部；
[0019]图9图示通过湿法蚀刻工艺从纳米线结构的两端蚀刻掉纳米线结构中的芯部601的制作阶段900。
[0020]图10图示其中向蚀刻的空腔中沉积电解质D以形成用于纳米线结构的电解质芯部的制作阶段1000 ；
[0021]图11示出在电解质沉积之后的截面图1100 ；
[0022]图12示出制作阶段1200，在该阶段中通过抛光来暴露源极部分/漏极部分701 ；
[0023]图13示出图12中所示制作步骤的平面图1300 ;并且
[0024]图14图示最终制作阶段1400，该最终制作阶段示出形成栅极结构；
[0025]图15提供在本发明中描述的器件的制作中的关键步骤的简化流程图1500。
【具体实施方式】
[0026]现在参照附图并且更具体参照图3-15，现在将描述本发明的方法和结构的示例实施例。
[0027]首先，图3示例地图示本发明的NWFET的纳米线沟道301或者finFET的鳍部302的截面图300，如这里用来说明本发明的一个示例实施例那样，该纳米线沟道或者鳍部被改造以并入高K电介质材料(诸如Si02)。然而可以替换可以向纳米线中插入的任何电介质材料作为栅极电介质层305包围的沟道304的芯部303，该电介质材料包括本领域熟知的电介质，诸如SiN、TiO2, HfO2, ZrO2，但是这一列举并非旨在限制，该栅极电介质层305又被例如包括金属层306和掺杂的多晶硅层307的栅极结构包围。如常规纳米线沟道器件典型的那样，沟道304将通常由S1、SiGe或者Si/SiGe组成。
[0028]本发明人已经通过认可将常规器件并入用作为器件沟道的实心半导体芯部，而认识到可能有益地减少常规NWFET或者finFET的漏电流。根据本发明的一个示例方面，在本发明中通过在NWFET或者finFET的沟道芯部内并入中心电介质芯部来减少器件漏电流。这一电介质芯部可以实现减少漏电流1ff以提供图4中示例地示出的器件特性曲线400。
[0029]如图4中的器件特性曲线400中示例地所示，本发明的改进的栅极静电特性提供如向下指向的箭头所示1ff改进401。水平轴是栅极电压Vg，并且竖直轴是针对沟道长度的每微米长度的电流的对数尺度(Id/ym)。阈值电压Vt不受中心电介质芯部影响。
[0030]在一个水平上，本发明可以视为提供纳米线(或者鳍式)器件，在该纳米线(或者鳍式)器件中，纳米线的芯部已经被改造以改进栅极静电特性。在一个示例实施例中，芯部已经被电介质材料取代。由于这一电介质芯部占用沟道区域内的空间，所以在沟道中存在更少用于载流子的空间，从而栅极电极的静电控制更佳。保持电子和/或空穴在栅极电极的静电控制之下是控制漏电流的关键，并且沟道厚度越薄，栅极静电控制就变得越好。
[0031]作为一个备选示例实施例，也可以留下沟道芯部作为空腔而不是用电介质材料填充空腔，由此提供用于减少实心芯部沟道的影响的备选机制。因此，图3的示例实施例300也可以示范具有内部空腔303而不是中心电介质芯部303的沟道。
[0032]图5-14示范用于实施本发明的概念的器件(如所示用于NWFET)的示例制作步骤。本领域普通技术人员将认识到，制作finFET将具有对应相似制作步骤，其中以与以下针对NWFET所描述的相似方式对finFET的鳍部进行操作，因此除了纳米线改造结构将对应于鳍部结构的相似改造结构之外，这些制作步骤应当视为还示范finFET的制作步骤。
[0033]在图5中示例地示出的制作阶段500中，使用例如S1、SiGe或者Si/SiGe的沉积在衬底501上形成第一基部部分502、第二基部部分503和第三基部部分504。衬底501本身并不关键，并且可以是任何常规衬底，该衬底包括例如硅晶片或者如图5中示例地示出的绝缘体上硅(SOI)结构，其中上层501A包括在硅层501B上面的掩埋氧化物(BOX)层。第一基部部分502和第二基部部分503将最终用作器件的源极和漏极，并且第三基部部分504将用作用于器件沟道的芯部的基础。
[0034]在本发明的一种示例制作方法中，也正如将在以下描述中清楚的那样，选择性蚀刻将用来在制作期间选择性地去除器件的部分，包括能够从芯部的末端选择性地蚀刻掉纳米线的芯部，示例性地使用湿法蚀刻或者RIE (反应离子蚀刻)。因而，为衬底和基部部分选择材料将需要考虑实现不同蚀刻特性，使得材料沉积被设计为实现这里描述电结构。
[0035]作为非限制示例，由于将蚀刻纳米线的芯部以留下包围的沟道部分，所以沟道/芯部材料的可能组合将是Si (1-x) Ge(x)/Si (l-y)Ge(y)，其中x、y是原子百分数。沟道可以是Si70%Ge30%，并且芯部可以是Si50%Ge50%，因为总体而言，Ge浓度更高意味着RIE速率更快。
[0036]在材料沉积中考虑的另一因素是沉积材料的掺杂，因为不同掺杂可以有助于获得不同湿法RIE速率。此外，掺杂可以用来实现不同阈值电压Vt。
[0037]—旦在以下讨论中说明其余结构和制作，本领域普通技术人员将能够选择具体材料组成和掺杂。
[0038]在用于描述本发明的示例实施例中，示例地用于第一、第二和第三基部部分502、503,504的材料是SiGe，因为将随后选择性地蚀刻掉这一材料的部分，包括从第三基部部分的两端蚀刻第三基部部分。
[0039]在图6中所示制作阶段600中，蚀刻第三基部部分504和BOX层50IA的下面的部分505，以提供由第一基部部分502和第二基部部分503在每端上支撑的自由竖立纳米线601。这样的蚀刻可以使用例如稀释的氢氟酸(DHF)。如果希望，则可以如在以上提到的’ 993专利中描述的那样，通过在氢气氛围中退火纳米线结构601来平滑所得纳米线601，使得纳米线601在截面中基本上为圆形，但是这样的圆形截面对本发明并不关键。
[0040]也就是说，纳米线可以基于以基部部分504的蚀刻量和初始尺度为基础对第三基部部分504的处理而具有其它截面形状。如果基部部分504具有用于高度和宽度的近似相等尺度并且包括平滑步骤，则所得纳米线可以在截面中基本上为圆形。可以例如通过在氢气中的退火工艺实现平滑。如果基部部分504具有明显不同高度/宽度尺度，则截面形状将更椭圆。如果未使用平滑工艺，则截面形状将更不规则。
[0041]在图7中所示制作阶段700中，现在在第一和第二基部部分502、503和纳米线601之上沉积半导体材料(诸如硅)膜701，由此增加纳米线601的直径。基于更高Ge含量将蚀刻更快的以上评述，注意在这一讨论中示例地使用Si，因为它与SiGe比较具有更慢蚀刻速率，从而可以从第三基部部分504的两端选择性地蚀刻掉第三基部部分504以由此形成具有空心芯部的Si沟道结构。
[0042]在图8中所示制作阶段800中，在第一基部部分和第二基部部分中的每个基部部分的Si层中打开开口 801以在纳米线结构的每端暴露下面的SiGe层502、503。因此，这一开口提供去往下面的SiGe层的蚀刻剂通道，该SiGe层比Si层701更容易蚀刻。注意图8中的标注为IX的虚线指示图9中所示截面图并且在图8中被呈现用于示出在这两幅图之间的关系。
[0043]在图9中所示制作阶段900中，执行湿法蚀刻，以在第一基部部分和第二基部部分的开口处选择性地蚀刻掉SiGe，并且继续进入纳米线结构的SiGe芯部601，由此经由纳米线结构的两端去除SiGe纳米线芯部。
[0044]在图10中所示制作阶段1000中，例如使用SiO2或者其它希望的电介质材料的外延沉积向纳米线芯部中沉积电介质材料D。
[0045]图11示出在完成沉积电介质材料D时经过器件的纵向中心线的截面图1100。交叉影线示出器件的如下部分，这些部分包括电介质材料D。注意纳米线结构现在具有电介质材料D的中心芯部1101。
[0046]图12不出在已经例如使用CMP (化学机械抛光)来向下抛光电介质材料D以暴露源极区域/漏极区域的上表面701时的截面图1200。这一步骤调平沉积的电介质层并且暴露下面的Si层。将用作为沟道的Si层是在电介质中心芯部1101以上和以下的无影线部分。
[0047]图13示出这一制作阶段的平面图1300，该平面图使用影线部分以示出将用作源极部分/漏极部分的暴露Si区域701。根据纳米线结构的相对高度，也可以暴露沟道Si层的上部分701。示出电介质芯部1101用于参考，但是CMP工艺不会暴露这一电介质芯部1100。注意图13的标注为XII的虚线指示图12中所示截面图并且被添加到图13以回溯图12。
[0048]在图14中所示制作阶段1400中，然后使用本领域熟知的工序来形成栅极结构，在该工序中，通过光刻隔离栅极区域，从而可以蚀刻掉在纳米线结构周围的电介质下至衬底，然后依次沉积第一绝缘膜1401 (诸如SiO2)以包围沟道层701A，并且用作为栅极电介质层，继而在栅极电介质层周围诸如通过沉积非晶硅或者金属(诸如铝)来形成一个或者多个栅极膜1402、1403。然后可以在Si层701B上形成用于栅极(例如1404)和源极/漏极(例如1405)的接触。
[0049]图15是流程图1500，该流程图具体关于形成纳米线芯部的新颖方面概括以上描述的制作工序，这些新颖方面通过例如沉积电介质材料以形成纳米线电介质芯部，或者通过留下纳米线作为蚀刻掉的空腔，来形成影响器件的漏电流的纳米线芯部。
[0050]尽管已经在若干示例实施例方面描述本发明，但是本领域技术人员将认识到可以用改造来实现本发明。作为可能改造的示例，再次注意可以使用与以上对于纳米线描述的相同制作步骤来制作finFET。其它可能改造包括使用在第一基部部分与第二基部部分之间互连的多个不同纳米线，这多个纳米线具有相同栅极结构，从而栅极同时控制所有纳米线沟道。另外注意 申请人:的意图是即使在实施期间以后有修改，仍然涵盖所有权利要求要素的等效要素。
【权利要求】
1.一种半导体器件，包括: 在衬底的表面上形成的沟道结构，所述沟道结构包括半导体材料； 栅极结构，覆盖所述沟道结构的表面的至少一部分，所述栅极结构包括绝缘材料膜和栅极电极； 源极结构，连接到所述沟道结构的一端；以及 漏极结构，连接到所述沟道结构的另一端， 其中所述沟道结构包括减少所述半导体器件的漏电流的改造结构。
2.根据权利要求1所述的半导体器件，其中所述沟道结构的改造结构包括在形成所述沟道结构的所述半导体材料中的空腔，以由此减少所述漏电流。
3.根据权利要求1所述的半导体器件，其中所述沟道结构的改造结构包括由电介质材料形成的中心芯部，以由此减少所述漏电流。
4.根据权利要求3所述的半导体器件，其中所述电介质材料包括Si02。
5.根据权利要求1所述的半导体器件，还包括: 第二绝缘材料膜，所述第二绝缘材料膜具有分别在所述源极结构、所述漏极结构和所述栅极结构之上的开口 ；以及 传导材料，分别填充所述开口并且分别接触所述源极结构、所述漏极结构和所述栅极结构，以用作为所述半导体器件的电连接。
6.根据权利要求1所述的半导体器件，其中所述沟道结构包括纳米线。
7.根据权利要求6所述的半导体器件，包括纳米线场效应晶体管(NWFET)。
8.根据权利要求1所述的半导体器件，其中所述沟道结构包括鳍式结构。
9.根据权利要求8所述的半导体器件，包括鳍式场效应晶体管(finFET)。
10.根据权利要求1所述的半导体器件，其中所述沟道结构的所述半导体材料包括硅，所述源极结构和所述漏极结构包括SiGe，并且所述栅极绝缘膜包括Si02。
【文档编号】H01L21/336GK103915483SQ201310675949
【公开日】2014年7月9日 申请日期:2013年12月11日 优先权日:2012年12月28日
【发明者】平井友洋, 望月省吾, 南云俊治 申请人:瑞萨电子株式会社