高可靠可堆叠高速soi二极管的制作方法
【专利摘要】本发明涉及一种高可靠可堆叠高速SOI二极管，包括SOI基底；其特征是：在所述SOI基底上部Si层设置第一导电类型掺杂区，第一导电类型掺杂区由SOI基底上表面向SOI基底中部的SiO2层延伸；在所述SOI基底的上表面设置第一导电类型外延层，在第一导电类型外延层上设置环状沟槽，沟槽由第一导电类型外延层的上表面延伸至SOI基底中部的SiO2层，在沟槽内填充多晶硅，在沟槽的侧壁与多晶硅之间设置第一氧化硅层；在所述沟槽的上表面分别设置第二氧化硅层；在所述沟槽两侧的第一导电类型外延层和SOI基底上设置第一导电类型掺杂区，在第一导电类型外延层的上部设置第二导电类型掺杂区。本发明克服现有SOI二极管在频率和耐压方面的缺点，实现高速高可靠SOI二极管。
【专利说明】高可靠可堆叠高速SOI 二极管
【技术领域】
[0001]本发明涉及一种高可靠可堆叠高速SOI 二极管，属于半导体【技术领域】。
【背景技术】
[0002]随着微电子技术的发展，SOI器件得到广泛的使用。由于SOI技术具有的低功耗、抗辐照、抗闩锁等特性的优点，SOI技术已逐渐成为制造高速，低功耗、高可靠性集成电路的主流技术，其中SOI 二极管的使用也越来越受到重视。随着射频和光电等领域中SOI 二极管的使用，常规SOI 二极管的结构得到不断地更新。原有结构的SOI 二极管，可耐压水平不足，暗电流大，结电容大，响应时间长，灵敏度也不足，而如何满足高速，高可靠二极管的需求，是本发明的考虑方面。
【发明内容】
[0003]本发明的目的是克服现有技术中存在的不足，提供一种高可靠可堆叠高速SOI 二极管，克服现有SOI 二极管在频率和耐压方面的缺点，实现高速高可靠SOI 二极管。
[0004]按照本发明提供的技术方案，所述高可靠可堆叠高速SOI 二极管，包括SOI基底，SOI基底包括Si/Si02/Si三层结构；其特征是:在所述SOI基底上部的Si层设置第一导电类型掺杂区，第一导电类型掺杂区由SOI基底上部Si层的上表面向SOI基底中部的SiO2层延伸，并且第一导电类型掺杂区的厚度小于或等于SOI基底上部Si层的厚度；在所述SOI基底的上表面设置第一导电类型外延层，在第一导电类型外延层上设置环状沟槽，沟槽由第一导电类型外延层的上表面延伸至SOI基底中部的SiO2层，在沟槽内填充多晶硅，在沟槽的侧壁与多晶硅之间设置第一氧化硅层；在所述沟槽的上表面分别设置第二氧化硅层，第二氧化硅层覆盖住沟槽的上·表面、并且与第一氧化硅层连接；在所述沟槽两侧的第一导电类型外延层和SOI基底上设置第一导电类型掺杂区，在第一导电类型外延层的上部设置第二导电类型掺杂区。
[0005]所述SOI基底上部Si层的厚度为0.2~Ιμ--，SOI基底中部SiO2层的厚度为0.2 ~1.5 μ m0
[0006]所述第一导电类型掺杂区的掺杂浓度大于lX102°cm — 3。
[0007]所述第一导电类型外延层的掺杂浓度小于5X1014cm — 3。
[0008]所述第二导电类型掺杂区的掺杂浓度大于lX1019cm —3。
[0009]本发明具有以下优点:(1)本发明所述高可靠可堆叠高速SOI 二极管可以与现有SOI工艺兼容，通过埋层外延、沟槽隔离的结构实现了高可靠高速SOI 二极管效果；可以采用常规工艺，操作简单，对生产影响小；(2)本发明在结构上设置了低掺杂的N-外延层，相比传统的二极管可以降低反向暗电流，提高耐压，此外该低摻杂区在位于上下高摻杂区间比传统二极管存在增大的电场，可以使载流子快速流走，从而提高响应速度；(3)本发明在沟槽两侧的摻杂和SOI基底上的摻杂可降低二极管寄生电阻，减少延迟。【专利附图】
【附图说明】
[0010]图1?图9为本发明所述二极管的制造工艺流程图。
[0011]图1为SOI基底的不意图。
[0012]图2为得到N+掺杂区的示意图。
[0013]图3为得到硅外延层的示意图。
[0014]图4为得到第三氧化硅层和氮化硅层的示意图。
[0015]图5为在氮化硅层上得到沟槽窗口的示意图。
[0016]图6为得到沟槽的示意图。
[0017]图7为得到N-外延层的示意图。
[0018]图8为沟槽中填充多晶硅及平坦化处理后的示意图。
[0019]图9为得到所述二极管的示意图。
[0020]图中的序号为:S0I基底1、N+掺杂区2、N-外延层3、沟槽4、第一氧化硅层5、多晶硅6、第二氧化硅层7、P+掺杂区8。
【具体实施方式】
[0021]下面结合具体附图对本发明作进一步说明。
[0022]如图9所示:本发明所述高可靠可堆叠高速SOI 二极管包括SOI基底1，SOI基底I包括Si/Si02/Si三层结构，在SOI基底I上部的Si层设置N+掺杂区2，N+掺杂区2由SOI基底I上部Si层的上表面向SOI基底I中部的SiO2层延伸，并且N+掺杂区2的厚度小于或等于SOI基底I上部Si层的厚度；在所述SOI基底I的上表面设置N-外延层3，在N-外延层3上设置环状沟槽4，沟槽4由N-外延层3的上表面延伸至SOI基底I中部的SiO2层，在沟槽4内填充多晶硅6，在沟槽4的侧壁与多晶硅6之间设置第一氧化硅层5 ;在所述沟槽4的上表面分别设置第二氧化硅层7，第二氧化硅层7覆盖住沟槽4的上表面、并且与第一氧化硅层5连接；在所述沟槽4两侧的N-外延层3和SOI基底I上设置N+掺杂区2，在N-外延层3的上部设置P+掺杂区8 ；
所述SOI基底I上部Si层的厚度为0.2?Ιμπι，SOI基底I中部SiO2层的厚度为
0.2 ?1.5 μ m ;
所述N+掺杂区2的掺杂浓度大于I X IO20Cm-3 ;所述N-外延层3的掺杂浓度小于5 X IO14Cm- 3 ;所述P+掺杂区8的掺杂浓度大于I X 1019cm -3。
[0023]上述高可靠可堆叠高速SOI 二极管的制造工艺，包括以下步骤:
(1)如图1所示，提供SOI基底1，S0I基底I包括Si/Si02/Si三层结构，SOI基底I上部Si层的厚度为0.2?I μ m，SOI基底I中部SiO2层的厚度为0.2?1.5 μ m ;
(2)如图2所示，采用常规光刻腐蚀方式处理在SOI基底I上部Si层的上表面掺杂N型导电离子，得到N+掺杂区，掺杂浓度大于lX102°cm —3 ；
(3)如图3所示，在SOI基底I上表面进行外延，得到硅外延层3a，硅外延层3a的厚度为I?10 μ m，硅外延层3a掺杂N型导电离子，掺杂浓度小于5 X 1014cm —3 ；
(4)如图4所示，在上述硅外延层3a上表面氧化得到厚度为200?500A的第三氧化硅层4a，再在第三氧化硅层4a上表面生长得到厚度为1000?2000A的氮化硅层4b ；
(5)如图5所示，采用常规光刻腐蚀工艺在氮化硅层4b和氧化硅层4b上开出沟槽窗π ；
(6)如图6所示，在步骤(5)处理后的氮化硅层4b上表面淀积得到厚度为0.5~I μ m的第四氧化硅层6a，再由沟槽开口进行光刻腐蚀，得到沟槽4;
(7)如图7所示，湿法清洗去除第四氧化硅层6a层次，对硅外延层3a、第三氧化硅层4a、氮化硅层4b掺杂N型导电离子，然后清洗去除第三氧化硅层4a、氮化硅层4b，得到N-外延层3 ；
(8)如图8所示，用常规方法在沟槽4的侧壁形成第一氧化硅层5，再在沟槽4中填充多晶硅6，平坦化处理后在沟槽4的上表面形成第二氧化硅层7，从而形成二极管间的隔离；
(9)如图9所示，在N-外延层3的上表面通过光刻掩蔽，使用P型导电离子进行掺杂，掺杂浓度大于lX102°cm —3，形成P+掺杂区8，形成第二导电电极区。
【权利要求】
1.一种高可靠可堆叠高速SOI 二极管，包括SOI基底，SOI基底包括Si/Si02/Si三层结构；其特征是:在所述SOI基底上部的Si层设置第一导电类型掺杂区，第一导电类型掺杂区由SOI基底上部Si层的上表面向SOI基底中部的SiO2层延伸，并且第一导电类型掺杂区的厚度小于或等于SOI基底上部Si层的厚度；在所述SOI基底的上表面设置第一导电类型外延层，在第一导电类型外延层上设置环状沟槽，沟槽由第一导电类型外延层的上表面延伸至SOI基底中部的SiO2层，在沟槽内填充多晶硅，在沟槽的侧壁与多晶硅之间设置第一氧化硅层；在所述沟槽的上表面分别设置第二氧化硅层，第二氧化硅层覆盖住沟槽的上表面、并且与第一氧化硅层连接；在所述沟槽两侧的第一导电类型外延层和SOI基底上设置第一导电类型掺杂区，在第一导电类型外延层的上部设置第二导电类型掺杂区。
2.如权利要求1所述的高可靠可堆叠高速SOI二极管，其特征是:所述SOI基底上部Si层的厚度为0.2?I μ m，SOI基底中部SiO2层的厚度为0.2?1.5 μ m。
3.如权利要求1所述的高可靠可堆叠高速SOI二极管，其特征是:所述第一导电类型掺杂区的掺杂浓度大于lX102°cm —3。
4.如权利要求1所述的高可靠可堆叠高速SOI二极管，其特征是:所述第一导电类型外延层的掺杂浓度小于5X1014cm —3。
5.如权利要求1所述的高可靠可堆叠高速SOI二极管，其特征是:所述第二导电类型掺杂区的掺杂浓度大于lX1019cm —3。
【文档编号】H01L29/06GK103681881SQ201310699798
【公开日】2014年3月26日 申请日期:2013年12月18日 优先权日:2013年12月18日
【发明者】张明, 高向东, 唐剑平, 潘建华 申请人:无锡中微晶园电子有限公司