集成电路器件和制作技术的制作方法

集成电路器件和制作技术的制作方法
【专利摘要】集成电路器件和制作技术。一种半导体器件制作方法可以包括在相同处理步骤中掺杂集成电路的衬底的第一和第二部分。第一部分对应于半导体器件的掺杂的区域。第二部分对应于过孔接触。该方法还可以包括在掺杂之后形成半导体器件的栅极。
【专利说明】集成电路器件和制作技术

【技术领域】
[0001] 本公开内容集成电路器件和集成电路制作技术。本公开内容的一些实施例具体地 涉及一种制作finFET的方法。

【背景技术】
[0002] 制造集成电路（1C)的成本与为了制作1C而需要的工艺步骤数目有关。减少为了 制作1C而需要的工艺步骤数目可以用多种方式减少制造1C的成本。例如减少工艺步骤数 目可以减少制作工艺的持续时间、由此释放昂贵资源，诸如制作设施和设备用于在制作附 加1C时使用。作为另一示例，减少工艺步骤数目可以增加制作工艺的产量，由此减少每1C 成本。
[0003] 随着半导体特征尺寸已经继续缩减，常规场效应晶体管（FET)已经越来越遭受问 题，诸如短沟道效应、高漏电流和高静态功率耗散。已经研究常规平面FET结构的许多备 选，这些备选包括非平面finFET。finFET是场效应晶体管，在该场效应晶体管中，晶体管的 半导体材料的部分形成鳍式结构。相对于常规平面FET，finFET可以表现减少的短沟道效 应、漏电流和/或静态功率耗散。
[0004] 已知在集成电路上制作finFET的方法。例如常规finFET制作工艺可以包括以下 步骤：在finFET与其它半导体器件之间形成并且填充沟槽用于浅沟槽隔离；去除半导体衬 底的部分以形成鳍；形成用于虚设栅极的侧壁间隔物；形成虚设栅极以将finFET的本体从 掺杂物屏蔽；向finFET的源极和漏极区域中注入掺杂物；退火集成电路以激活掺杂物；去 除虚设栅极；并且在间隔物之间形成实际finFET栅极，从而栅极与finFET的未掺杂的本体 区域对准。在注入掺杂物期间，虚设栅极可以将finFET的本体从掺杂物屏蔽。


【发明内容】

[0005] 根据一个实施例，提供一种半导体器件制作方法。该方法包括通过在相同处理步 骤中掺杂集成电路的绝缘体上硅（SOI)衬底的一些部分在静态随机存取存储器（SRAM)的 单元中形成finFET的全耗尽沟道。这些部分中的第一部分对应于finFET的第一掺杂的区 域。这些部分中的第二部分对应于finFET的第二掺杂的区域。这些部分中的第三部分对 应于过孔接触。该方法还包括在掺杂之后形成finFET的栅极。
[0006] 根据另一实施例，提供一种半导体器件制作方法。该方法包括在相同处理步骤中 掺杂集成电路的衬底的第一部分和第二部分。第一部分对应于半导体器件的掺杂的区域。 第二部分对应于过孔接触。该方法还包括在掺杂之后形成半导体器件的栅极。
[0007] 根据另一实施例，提供一种包括通过在先前段落中描述的方法制作的半导体器件 的集成电路。

【专利附图】

【附图说明】
[0008] 为了理解一些实施例，现在将仅通过示例参照附图，在附图中：
[0009] 图1示出根据一些实施例的场效应晶体管（FET) 100的框图；
[0010] 图2示出根据一些实施例的平面FETlOOa的透视图；
[0011] 图3A、图3B和图3C示出根据一些实施例的finFETlOOb的视图（具体分别为透视 图、沿着线B-B的截面图和沿着线A-A的截面图）；
[0012] 图3D示出根据另一实施例的finFETlOOb的截面图；
[0013] 图3E示出根据另一实施例的finFETlOOb的截面图；
[0014] 图3F示出根据另一实施例的finFETlOOb的截面图；
[0015] 图4A和图4B示出根据一些实施例的独立栅极finFETlOOc的视图（具体分别为 透视图和沿着线A-A的截面图）；
[0016] 图4C示出根据一些实施例的分段式鳍finFETlOOd的透视图；
[0017] 图5A示出根据一些实施例的制作半导体器件的方法的流程图；
[0018] 图5B示出根据一些实施例的掺杂半导体衬底的部分的方法的流程图；
[0019] 图5C示出根据一些实施例的相互隔离半导体器件的掺杂的区域的方法的流程 图；
[0020] 图?示出根据一些实施例的形成半导体器件的栅极的方法的流程图；
[0021] 图6示出根据一些实施例的SRAM单元的示意图；
[0022] 图7示出根据一些实施例的图6的SRAM单元的集成电路布局；
[0023] 图8A-图8C示出根据一些实施例的在已经执行掩模提供子步骤512之后的集成 电路700 (具体而言，图8A、图8B和图8C分别示出集成电路700的俯视图、集成电路700的 沿着线A-A的截面图和集成电路700的沿着线B-B的截面图）；
[0024] 图9A-图9C示出根据一些实施例的在已经执行掩模打开子步骤514和注入/激 活子步骤516之后的集成电路700 (具体而言，图9A、图9B和图9C分别示出集成电路700 的俯视图、集成电路700沿着线A-A的截面图和集成电路700沿着线B-B的截面图）；
[0025] 图10A-图10C示出根据一些实施例的在已经执行掩模打开子步骤522和反掩模 子步骤524之后的集成电路700 (具体而言，图10A、图10B和图10C分别示出集成电路700 的俯视图、集成电路700的沿着线A-A的截面图和集成电路700的沿着线B-B的截面图）；
[0026] 图11A-图11C示出根据一些实施例的在已经执行掩模去除子步骤526和衬底去 除子步骤528之后的集成电路700 (具体而言，图11A、图11B和图11C分别示出集成电路 700的俯视图、集成电路700的沿着线A-A的截面图和集成电路700的沿着线B-B的截面 图）；
[0027] 图11D-图11E示出根据一些实施例的在已经提供电介质层812以及栅极材料814 和816之后的集成电路700(具体而言，图11D和图11E分别示出集成电路700的沿着线 A-A的截面图和集成电路700的沿着线B-B的截面图）；
[0028] 图12A-图12C示出根据一些实施例的在已经掩模对准子步骤534和材料去除子 步骤536之后的集成电路700 (具体而言，图12A、图12B和图12C分别示出集成电路700的 俯视图、集成电路700的沿着线A-A的截面图和集成电路700的沿着线B-B的截面图）；并 且
[0029] 图13A-图13C示出根据一些实施例的在形成互连层和通孔之后的集成电路 700 (具体而言，图13A、图13B和图13C分别示出集成电路700的俯视图、集成电路700的 沿着线A-A的截面图和集成电路700的沿着线B-B的截面图）。
[0030] 为了清楚，已经在不同附图中用相同标号标示相同元件，并且另外如在集成电路 的表示中常见的那样，各种附图未按比例。为了清楚，仅已经示出并且将讨论对理解描述的 实施例有用的那些步骤和元件。

【具体实施方式】
[0031] 常规finFET制作方法可能需要大量制作处理步骤和/或依赖于不可能升级至处 理具有更小特征尺寸（例如特征尺寸为65nm或者更小）的节点的制作技术。发明人已经 认识和理解用于制作finFET的更简单工艺（例如具有更少处理步骤和/或升级至特征尺 寸为65nm或者更小的处理步骤的工艺）可以增加制作产率并且减少制作开支。
[0032] 根据一个实施例，一种半导体制作方法可以包括掺杂步骤，在该掺杂步骤中，在集 成电路衬底的与finFET的掺杂的区域和过孔接触对应的部分中注入掺杂物。该方法也可 以包括在掺杂步骤之后执行的栅极形成步骤，在该栅极形成步骤中形成半导体器件的栅 极。
[0033] 在一些实施例中，在其中形成finFET栅极的相同工艺步骤期间，将finFET的栅极 耦合到过孔接触的本地互连可以由与finFET栅极相同的材料形成。
[0034] 在一些实施例中，半导体器件制作方法生产的器件可以是SRAM，并且finFET可以 是SRAM单元的元件。
[0035] 在一些实施例中，该方法也可以包括在掺杂步骤之后执行的隔离步骤，在该隔离 步骤中相互隔离不同finFET的掺杂的区域。
[0036] 在一些实施例中，集成电路的鳍沟道可以是全耗尽的绝缘体上硅（FDS0I)衬底。
[0037] 以下进一步描述以上描述的特征以及附加特征。可以单独、全部一起或者在任何 组合中使用这些特征，因为就此而言未限制本技术。
[0038] 图1示出根据一些实施例的场效应晶体管（FET) 100的框图。FET(IOO)包括栅极 102、两个掺杂的区域（漏极104和源极106)和本体区域108。在适当偏置FET100时，沟道 可以在漏极104与源极106之间的本体区域108中形成。沟道的传导率可以至少部分由跨 越栅极和源极端子施加的电压（VGS)控制。在跨越漏极和源极端子施加电压（VDS)时，电 流可以流过沟道。
[0039] 在一些实施例中，可以在半导体衬底中和/或上形成半导体器件，诸如FET1000的 部分。在一些实施例中，衬底可以包括硅、锗化硅、碳化硅和/或本领域普通技术人员已知 的或者另外适合于制作半导体器件的其它材料。在一些实施例中，衬底可以是体衬底、绝缘 体上硅（SOI)衬底、直接在绝缘体上的应变的硅（SSD0I)衬底、在绝缘体上的应变的异构结 构（Η0Ι)衬底或者本领域普通技术人员已知的或者另外适合于制作半导体器件的任何其 它类型的衬底。在一些实施例中，衬底的部分可以被部分地或者完全地耗尽电荷载流子。在 一些实施例中，可以应变衬底的部分。例如可以拉伸地或者压缩地应变衬底的、被配置用于 作为晶体管沟道操作的部分以增强电荷载流子在沟道中的迁移率。
[0040] 在一些实施例中，半导体器件的掺杂的区域（例如FET100的漏极104和源极106) 可以是半导体衬底的、用电荷载流子掺杂（例如重掺杂）的区域。可以通过本领域普通技 术人员已知的或者另外适合于修改半导体器件的区域的电学性质的技术（包括但不限于 离子注入和退火）向掺杂的区域中引入并且激活电荷载流子。
[0041] 半导体器件的栅极（例如FET100的栅极）可以例如包括多晶硅、一种或者多种金 属材料和/或本领域普通技术人员已知的或者另外适合于形成栅极的任何其它材料。在一 些实施例中，半导体器件（诸如FET100)的栅极和沟道可以由电介质层相互分离。在一些 实施例中，电介质层可以包括电介质材料，诸如多晶硅、高k电介质材料（例如具有比多晶 硅的介电常数更高的介电常数的材料）和/或本领域普通技术人员已知的或者另外适合于 相互绝缘晶体管栅极和沟道的任何其它材料。例如电介质层可以包括氧化铪（Hf0 2)。
[0042] 在一些实施例中，半导体器件的栅极（例如FET100的栅极102)可以包括间隔物 层、衬垫、盖层和/或任何其它类型的'栅极覆盖层'，或者可以由间隔物层、衬垫、盖层和/ 或任何其它类型的'栅极覆盖层'部分地或者完全地覆盖。可以通过本领域普通技术人员 已知的或者另外适合于形成栅极覆盖层的技术（包括但不限于栅极覆盖材料的沉积和光 刻图案化）在半导体器件的栅极附近（例如在栅极之上和/或与栅极的侧壁相邻）形成栅 极覆盖层。在一些实施例中，栅极覆盖层可以包括氮化物和/或氧化物，诸如氮化硅（SiN) 或者氧化硅（SiO)。在一些实施例中，栅极覆盖层可以将栅极与集成电路的其它部分绝缘、 有助于自对准晶体管制作工艺、向晶体管沟道施加应力等。
[0043] 图2示出根据一些实施例的平面FETlOOa的透视图。在图2的示例中，FETlOOa包 括在半导体衬底110中形成的本体区域108、漏极104和源极110、在本体区域108的沟道部 分109之上形成的电介质层112以及在电介质层112之上形成的栅极102。在平面FETlOOa 中，本体区域108的在其之上形成电介质层112和栅极102的表面为平面。
[0044] 图3A、图3B和图3C示出根据一些实施例的finFETlOOb的视图。图3C示 出finFETlOOb的透视图。图3B示出finFETlOOb的沿着线B-B的截面图。图3C示出 finFETlOOb的沿着线A-A的截面图。
[0045] 在一些实施例中，finFET可以是FET，在该FET中，鳍结构包括晶体管本体的至少 一部分。在图3A-图3C的示例中，finFETlOOb包括从衬底110向上突出并且在其中形成 本体区域108的鳍114。在一些实施例中，鳍114可以是从衬底110的部分突出、在衬底部 分110之上悬置或者在衬底110的部分之上成层的半导体结构。在一些实施例中，鳍114 可以由衬底110形成（例如通过去除衬底110的与鳍114相邻的部分）。在一些实施例中， 鳍114可以由衬底110的半导体层形成，并且衬底110的在鳍114下方的部分可以由衬底 110的掩埋的氧化物（BOX)层形成。在图3A-图3C的示例中，鳍114包括漏极104和源极 106的至少一些部分。
[0046] 在一些实施例中，鳍114可以是薄的结构。例如鳍114的厚度116可以少于它的 高度115 (例如厚度可以在高度的5%与80%之间、在高度的5%与75%之间、在高度的5% 与60%之间、在高度的5%与50%之间、在高度的5%与40%之间、在高度的5%与25%之 间或者在高度的5%与20%之间）。仅作为一个示例，鳍114的高度115和厚度116可以分 别为32nm和8nm。
[0047] 鳍114的实施例不受鳍的性质或者制作鳍的方法限制。在一些实施例中，鳍的配 置（例如形状、定向、材料组成等）可以是本领域普通技术人员已知的或者另外适合于鳍结 构的配置。可以使用本领域普通技术人员已知的或者另外适合于形成鳍结构的任何技术来 形成鳍114的实施例。
[0048] FinFETlOOb也包括栅极104和将栅极与鳍114的本体区域108绝缘的电介质层 112。在图3A-图3C的实施例中，栅极102卷包鳍114,从而栅极102的一些部分在本体区 域108之上（例如与本体区域的上表面相邻），并且栅极102的一些部分在本体区域108旁 边（例如与本体区域的侧壁相邻）。在一些实施例中，栅极102的一些部分可以在本体区域 108之上、上方、旁边、下方和/或之下。在图3A-图3C的实施例中，构造栅极102为单个电 节点。其中构造栅极为单个电节点的finFET可以称为'依赖（d印endent)栅极' finFET。 在一些实施例中，可以构造栅极102为两个或者更多独立电节点。其中构造栅极102为两 个或者更多独立电节点的FinFET可以称为'独立栅极' finFET。
[0049] 图3D-图3F示出根据一些其它实施例的finFETlOOb的截面图。在图3D-图3F 的实施例中，栅极102的一些部分在鳍114的本体区域108下方。在图3D的可以称为pi 栅极finFET的实施例中，栅极102的一些部分在鳍114的本体区域108下方、但是不在鳍 114的本体区域109之下。在图3E的可以称为omega栅极（Ω栅极）finFET的实施例中， 栅极102的一些部分在鳍114的本体区域108下方和之下二者。在图3F的可以称为栅极 全包（gate-all-around) finFET的实施例中，栅极102在鳍114的本体区域108周围形成 环，从而本体区域108的所有部分在栅极102的部分旁边、上方和下方。
[0050] 图4A和图44B示出根据一些实施例的独立栅极finFETlOOc的视图。图4A示出 独立栅极finFETlOOc的透视图。图4B示出独立栅极finFETlOOc的沿着线A-A的截面图。 在独立栅极finFET中，可以构造栅极为两个或者更多独立节点。在图4A和图4B的示例中， 构造 finFET为两个独立节点102a和102b。
[0051] 图4C示出根据一些实施例的分段式鳍finFETlOOd的透视图。在分段式鳍finFET 中，可以在两个或者更多鳍之间分段晶体管的本体区域。在图4C的示例中，在两个鳍114a 和114b之间分段晶体管的本体区域（未示出）。
[0052] 实施例不限于图3-图4中图示的并且以上描述的finFET结构。实施例可以包 括（或者用来制作）本领域普通技术人员已知的或者另外适合于作为finFET操作的任 何finFET结构，包括但不限于具有任何数目的鳍的分段式鳍finFET、具有任何数目的独立 和/或依赖栅极的finFET、具有任何形状或者尺度的鳍的finFET、具有任何形状的栅极的 finFET 等。
[0053] 图5A示出根据一些实施例的制作半导体器件的方法的流程图。在图5A的方法 的步骤502中，掺杂半导体衬底的一些部分。掺杂的部分对应于半导体器件的掺杂的区 域和过孔接触。在一些实施例中，半导体器件可以例如是finFET，并且掺杂的区域可以是 finFET的源极或者漏极。在一些实施例中，过孔接触可以是在绝缘层中的开口，半导体衬底 的掺杂的区域经过该开口传导地耦合到集成电路的互连层。在一些实施例中，可以在半导 体制作工艺的相同工艺步骤中掺杂衬底的与半导体器件的掺杂的区域和与过孔接触对应 的部分。在相同处理步骤中形成源极/漏极的掺杂的区域和过孔接触的掺杂的区域可以有 助于对准半导体器件端子（例如漏极和源极）与过孔接触、由此允许制作工艺更容易升级 至处理具有更小特征尺寸的节点。
[0054] 在一些实施例中，图5A的方法可以是后栅极工艺（即如下工艺，在该工艺中，在已 经掺杂半导体器件的掺杂的区域之后制作半导体器件的栅极）。在图5A的方法的一些后栅 极实施例中，虚设栅极和/或侧壁间隔物可以未用来对准半导体器件的更晚形成的栅极与 器件的更早形成的掺杂的区域。以这一方式，图5A的实施例相对于常规制作工艺可以减少 用来制作半导体器件的工艺步骤数目。
[0055] 图5B示出根据一些实施例的掺杂半导体衬底的部分的方法的流程图。在一些实 施例中，可以根据图5B的方法执行图5A的方法的步骤502。在图5B的步骤512中，在集成 电路的半导体衬底之上提供掩模。可以使用本领域普通技术人员已知的或者另外适合于掩 模化集成电路的任何技术（包括但不限于沉积掩模或者生长掩模）来提供掩模。在一些实 施例中，掩模可以是硬掩模，诸如氮化娃（SiN)掩模或者氧化娃（SiO)掩模。
[0056] 在图5B的步骤514中，打开掩模。在一些实施例中，打开掩模包括去除掩模的在 衬底的与半导体器件的掺杂的区域对应的部分之上和在衬底的与过孔接触对应的部分之 上的部分。可以使用本领域普通技术人员已知的或者另外适合于打开掩模的任何技术（包 括但不限于图案化掩模和蚀刻掩模）来打开掩模。例如在一些实施例中，光刻图案化和等 离子体蚀刻或者反应离子蚀刻（RIE)可以用来打开掩模。
[0057] 在图5B的步骤516中，经过掩模的打开部分向半导体衬底中注入掺杂物，并且激 活注入的掺杂物。可以使用本领域普通技术人员已知的技术或者用于修改半导体衬底的区 域的电性质的任何其它适当技术（包括但不限于离子注入）在衬底中注入掺杂物。在一些 实施例中，可以在P沟道FET和η沟道FET的掺杂的区域中注入不同掺杂物。可以使用本 领域普通技术人员已知的技术或者任何其它适当技术（包括但不限于退火集成电路）来激 活注入的掺杂物。
[0058] 在一些实施例中，可以控制掺杂物的注入以实现从衬底的与半导体器件的沟道区 域对应的部分完全或者部分耗尽电荷载流子。在其中执行电荷载流子的完全或者部分耗尽 的实施例中，集成电路的半导体衬底可以是全耗尽的绝缘体上硅（FDS0I)衬底（例如SOI 衬底，在SOI衬底中，在掩埋的氧化物层之上的半导体层的厚度在lnm与45nm之间、在2nm 与35nm之间或者在2nm与10nm之间）。执行从半导体器件的沟道区域完全或者部分耗尽 电荷载流子可以减少短沟道效应和/或势垒引起的泄漏对半导体器件的操作的影响。
[0059] 图5B中所不方法仅为掺杂衬底的部分的方法的一个不例。在一些实施例中，可以 使用本领域普通技术人员已知的或者另外适合于掺杂半导体衬底的部分的技术。
[0060] 在图5A的方法的步骤504中，将衬底的与半导体器件的掺杂的区域对应的部分从 衬底的与第二半导体器件的掺杂的区域对应的部分隔离。在一些实施例中，第二半导体器 件可以是finFET，并且第二半导体器件的掺杂的区域可以是源极或者漏极。在一些实施例 中，可以在去除衬底的位于掺杂的区域之间的部分时和/或在掺杂的区域之间穿插绝缘材 料时部分地或者完全地隔离两个掺杂的区域。在一些实施例中，用来相互隔离半导体器件 的掺杂的区域的技术也可以造成形成用于半导体器件的鳍结构。
[0061] 图5C示出根据一些实施例的相互隔离半导体器件的掺杂的区域的方法的流程 图。在一些实施例中，图5C的方法可以应用于包括第一掩模的集成电路，该第一掩模具有 在衬底的与半导体器件的掺杂的区域对应的部分之上的开口。在一些实施例中，掩模也可 以具有在衬底的与一个或者多个过孔接触对应的部分之上的开口。在图5C的方法的步骤 522中，打开第一掩模的附加部分。附加开口可以在衬底的与半导体器件的本体对应的部分 之上。如在图5B的步骤514中那样，可以使用本领域普通技术人员已知的或者另外适合于 打开掩模的任何技术来打开掩模。
[0062] 在图5C的步骤524中，在第一掩模的开口中形成反掩模。在一些实施例中，可以在 衬底的与半导体器件的掺杂的区域和本体区域（例如finFET的鳍结构）和/或与过孔接触 对应的部分之上形成反掩模。在一些实施例中，可以通过在第一掩模之上提供第二掩模来 形成反掩模。在一些实施例中，第二掩模可以与在第一掩模中的不同材料形成。例如，在其 中第一掩模是氮化物材料的实施例中，第二掩模可以是氧化物材料，诸如氧化硅（SiO)。在 其中第一掩模是氧化物材料的实施例中，第二掩模可以是氮化物材料，诸如氮化硅（SiN)。 如在图5B的步骤512中那样，可以使用本领域普通技术人员已知的或者另外适合于掩模化 集成电路的任何技术来提供第二掩模。在提供第二掩模时，第二掩模的部分可以部分地或 者完全地填充第一掩模中的开口。
[0063] 在一些实施例中，可以通过去除第二掩模的未位于第一掩模的开口中的部分从第 二掩模形成反掩模。可以使用本领域普通技术人员已知的技术或者适合于去除掩模的部分 的任何其它技术（包括但不限于化学气相抛光（CMP))来去除第二掩模的未位于第一掩模 的开口中的部分。例如可以执行化学机械抛光步骤以去除第二掩模的在第一掩模之上的部 分从而让第一掩模完整而在第一掩模中的开口由第二掩模的部分填充。
[0064] 在图5C的步骤526中，可以从集成电路去除第一掩模，从而在衬底的经过在第一 掩模中的开口可访问的部分之上留下反掩模。可以使用本领域普通技术人员已知的技术或 者用于去除第一掩模的材料而未去除第二掩模的材料的任何其它适当技术来去除第一掩 模。例如在一些实施例中，等离子体蚀刻或者反应离子蚀刻可以用来去除第一掩模而未去 除第二掩模（和衬底的在第二掩模以下的部分）。
[0065] 在图5C的步骤528中，去除衬底的未被反掩模覆盖的至少一些部分。可以使用本 领域普通技术人员已知的或者另外适合于去除半导体衬底的部分的技术（包括但不限于 等离子体蚀刻或者反应离子蚀刻）来去除衬底的部分。在一些实施例中，去除衬底的未被 反掩模覆盖的部分可以造成形成与finFET的漏极、源极和/或本体区域对应的鳍。
[0066] 在一些实施例中，在步骤528期间去除的衬底的部分可以包括衬底的位于两个半 导体器件的掺杂的区域之间的特定部分。在一些实施例中，衬底可以是绝缘体上硅（SOI) 衬底，并且在步骤528期间去除的衬底的特定部分可以在衬底的与半导体器件的掺杂的区 域对应的部分上和在衬底的掩埋的氧化物（BOX)层上相接。在一些实施例中，衬底可以是 体衬底，并且在步骤528期间去除的衬底的特定部分可以在衬底的与半导体器件的掺杂的 区域对应的部分上和在衬底的下层上。
[0067] 在一些实施例中，在步骤528期间去除衬底的部分之后，衬底的与半导体器件的 掺杂的区域对应的部分可以在其中形成它们的层中被相互部分地或者完全地隔离（例如 未相互耦合）。在一些实施例中，在步骤528期间去除的衬底的特定部分可以构成衬底的在 衬底的指定的区域（诸如矩形箱形区域内）的未掺杂的非本体部分的最小百分比，该区域 包括半导体器件的掺杂的区域。指定的百分比可以例如是在5%与100%之间的任何百分 比。
[0068] 图5C中所示方法仅为相互隔离半导体器件的掺杂的区域的方法的一个示例。在 一些实施例中，可以使用本领域普通技术人员已知的或者另外适合于相互隔离半导体衬底 的区域的技术，包括但不限于浅沟槽隔离或者深沟槽隔离。然而图5C的隔离方法可以更容 易升级至处理具有更小特征尺寸（例如32nm或者更小）的节点。
[0069] 在图5A的方法的步骤506中，形成半导体器件的栅极。在一些实施例中，在形成 栅极之前，可以去除反掩模并且可以在衬底上沉积电介质层，由此将衬底的剩余部分从将 在形成栅极期间沉积的材料绝缘。电介质材料可以例如包括具有高介电常数的材料，诸如 氧化铪（Hf0 2)。
[0070] 在一些实施例中，可以在集成电路制作工艺的相同工艺步骤期间形成半导体器件 的栅极和本地互连。在一些实施例中，由栅极材料并且在栅极形成步骤期间形成本地互连 可以减少为了制作集成电路而需要的工艺步骤的数目。在一些实施例中，本地互连可以比 经过直通过孔和上互连层路由的与相同端点的互连更短和/具有更低电容。
[0071] 图ro示出根据一些实施例的形成半导体器件的栅极的方法的流程图。在图ro的 步骤532中，在衬底之上（例如在电介质层上）提供一种或者更多栅极材料。在一些实施 例中，提供的栅极材料可以包括功函数材料（例如金属碳化物（诸如碳化钛）或者金属氮 化物（诸如氮化钛））和金属材料（例如铝、钨和/或铜）。在一些实施例中，可以通过在电 介质层上沉积功函数材料、去除功函数层的在衬底的与η沟道FET对应的部分之上沉积的 部分并且在功函数材料和电介质层的暴露的部分之上沉积金属材料来提供栅极材料。然而 就这一点而言未限制实施例。在一些实施例中，可以使用本领域普通技术人员已知的或者 另外适合于提供这样的材料的技术来提供本领域普通技术人员已知的或者另外适合于作 为半导体器件的栅极工作的任何材料（例如多晶硅和/或金属材料）。
[0072] 在图?的步骤534中，在栅极材料之上对准掩模。在一些实施例中，从集成电路 的表面的突起物可以用来有助于对准掩模。这样的突起物可以例如对应于衬底的在图5A 的方法的步骤504期间相互隔离的部分（例如接触过孔、半导体器件的掺杂的区域和/或 半导体器件的本体区域）。在一些实施例中，对准步骤可以包括光学对准技术，在该光学对 准技术中，突出物对光的散射用来检测突出物的位置。在一些实施例中，掩模可以包含在衬 底的与半导体器件栅极对应的部分和/或衬底的与电互连对应的部分之上的开口，这些电 互连包括但不限于耦合到半导体器件的栅极的互连。在其中在相同处理步骤中定义过孔接 触和半导体器件的掺杂的区域的实施例中，使用与过孔接触对应的突出物作为掩模对准参 考可以有助于相对于半导体器件的元件（诸如漏极、源极、栅极和/或鳍）对准掩模。
[0073] 在图?的步骤536中，去除栅极材料的与半导体器件的栅极和/或与电互连不对 应的部分。在一些实施例中，去除栅极材料的工艺可以包括经过在掩模中的开口图案化栅 极材料的顶层、去除掩模并且蚀刻栅极材料。在一些实施例中，蚀刻可以是等离子体蚀刻、 反应离子蚀刻或者低温Cl 2/H2或者弗罗林（florin)金属蚀刻。就这一点而言未限制实施 例。在一些实施例中，可以使用本领域普通技术人员已知的或者另外适合于有选择地去除 栅极材料的任何技术。
[0074] 图?中所示方法仅为形成半导体器件的栅极的方法的一个实施例。在一些实施 例中，可以使用本领域普通技术人员已知的或者另外适合于栅极形成的技术。
[0075] 在图5A的步骤508中，形成集成电路的其它层。例如在一些实施例中，可以沉积 并且抛光接触氧化物膜至希望的厚度（例如通过化学机械抛光），可以打开集成电路的与 直通过孔和/或互连层对应的部分（例如使用双大马士革工艺），可以硅化物化过孔接触， 可以用适当衬垫材料（例如氮化钽或者氮化钛）和/或金属材料（例如钨、铝或者铜）填 充通孔开口和/或互连层开口，并且可以执行化学机械抛光。在一些实施例中，互连层（例 如金属互连层）可以形成于半导体器件之上并且由直通过孔耦合到半导体器件。就这一点 而言未限制实施例。在一些实施例中，可以使用本领域普通技术人员已知的技术或者适合 于制作集成电路的任何其它适当技术来制作集成电路的剩余部分。
[0076] 在一些实施例中，可以按照图5A中所示顺序或者按照某一其它顺序执行图5A的 方法的步骤。例如在一些实施例中，可以在掺杂步骤502之前执行隔离步骤504和/或栅 极形成步骤506。一些实施例可以仅包括图5A中所示方法步骤的子集。例如一些实施例可 以仅包括步骤502、504和506。
[0077] 图5A的方法的实施例可以例如用来制作存储器器件或者存储器器件的部分，诸 如存储器单元。在一些实施例中，图5A的方法可以用来制作SRAM(静态随机存取存储器） 单元，诸如图6的SRAM单元600。图6示出根据一些实施例的SRAM单元的示意图。图6的 SRAM 单元包括六个 finFET602、604、606、608、610和612。在一些实施例中，finFET602、604、 606 和 610 可以是 η 沟道 finFET，并且 finFET608 和 612 可以是 p 沟道 finFET。FinFET602 和604是独立栅极（IG)finFET，每个IG finFET具有耦合到写入线（W)的一个栅极和耦合 到读取/写入线（RW)的一个栅极。FinFET606、608、610和612是独立栅极finFET或者连 结栅极finFET (例如其中独立栅极相互耦合的独立栅极finFET)。
[0078] 在一些实施例中，SRAM单元的finFET中的每个finFET可以具有高度为32nm、宽 度为8nm并且沟道长度为32nm的单个鳍。然而就这一点而言未限制实施例。在一些实施 例中，每个finFET的配置（例如鳍数目、栅极类型、鳍尺度等）可以是本领域普通技术人员 已知的或者另外适合于SRAM单元的finFET的配置。
[0079] Liu等人在2007年的第20界国际IEEE SoC(片上系统）会议的学报中的 "An Independent-Gate FinFET SRAM Cellfor High Data Stability and Enhanced Integration Density"中描述图6中所不SRAM单兀的一个实施例的操作。FinFET608和 606形成与由finFET610和612形成的第二反相器交叉耦合的反相器。交叉耦合的反相器 在节点621存储二进制值而在节点622存储该二进制值的相反数。FinFET602-604控制对 SRAM单元的访问。设置写入线（W)和读取/写入线（RW)为低从位线BL和BLB断开交叉耦 合的反相器。来通过设置读取/写入线（RW)为高而保持写入线（W)为低--这使位线BL 读出在节点621存储的二进制值（即finFET606和608形成的反相器的输出）--来读取 SRAM单元。通过设置读取/写入线（RW)和写入线（W)为高--这使在位线BL上提供的位 的值存储于节点621--来写入SRAM单元。在一些实施例中，SRAM的访问线可以包括位线 BL和BLB。在一些实施例中，SRAM的控制线可以包括写入线W和读取/写入线RW。
[0080] 图7示出根据一些实施例的在集成电路700上布局的图6的SRAM单元。如可见 的那样，finFET608和finFET606的栅极660和682分别由本地互连691连接。类似地， finFET610和finFET612的栅极661和684分别由本地互连690连接。FinFET608和612 共享经过过孔接触和互连层耦合到电源电压VDD的漏极662。类似地，f inFET606和610共 享经过过孔接触和互连层耦合到源极的663。经过过孔接触和互连层667连接finFET608 的源极664和finFET606的漏极658,该互连层也经过过孔接触678连接到本地互连690。 经过过孔接触和互连层668连接f inFET612的源极665和f inFET610的漏极666,该互连层 也经过过孔接触680连接到本地互连691。finFET602的源极650经过过孔接触和互连层 耦合到位线BL。finFET604的源极670经过过孔接触和互连层耦合到位线BLB。finFET602 和604中的每个finFET具有经过本地互连671、过孔接触672和互连层连接到读取/写入 线（RW)的栅极（分别为656和677)。FinFET602具有经过本地互连673、过孔接触674和 互连层连接到写入线（W)的第二栅极654。类似地，finFET604具有经过本地互连675、过 孔接触676和互连层连接到写入线（W)的第二栅极678。
[0081] 在一些实施例中，finFET栅极和本地互连可以由多晶硅和/或一种或者多个金属 材料形成。在一些实施例中，可以在与finFET的栅极相同的处理步骤中并且用相同材料 (或者相同材料的子集）形成本地互连。在一些实施例中，用来形成finFET的栅极的材料 中的至少一些材料可以是金属材料。在一些实施例中，耦合到SRAM单元的各种节点的互连 层可以是金属互连层。
[0082] 图5A的方法的实施例可以用来制作图6的SRAM单元（例如使用图7的布局）。图 8A-图13C示出在根据图5A的方法的一个实施例的制作期间的不同时间的集成电路700的 实施例。在图8A-图13C中，在600与799之间的标号用来标识SRAM单元的结构元件（例 如finFET的掺杂的区域、finFET鳍、finFET栅极、过孔接触等），而在800与899之间的标 号用来标识形成结构的材料和在制作结构使用的材料（例如掩模、硅层、电介质层等）。
[0083] 如以上描述的那样，在图5A的方法中，可以掺杂半导体衬底的部分（步骤502)。在 掺杂步骤的子步骤（例如图5B的步骤512)中，可以在半导体衬底之上提供掩模。图8A-图 8C示出根据一些实施例的在已经执行掩模提供子步骤512之后的集成电路700。具体而言， 图8A、图8B和图8C分别示出根据一些实施例的集成电路700的俯视图、集成电路700的沿 着线A-A的截面图和集成电路700的沿着线B-B的截面图。
[0084] 在图8A-图8C的示例中，集成电路700包括衬底701和掩模802。衬底701可以 是本领域普通技术人员已知的或者另外适合于制作SRAM单元的任何半导体衬底，包括但 不限于具有娃层804、掩埋的氧化物（BOX)层806和第二娃层808的全耗尽的绝缘体上娃 (FDS0I)衬底。在一些实施例中，硅层804可以具有32nm或者更小的厚度。在一些实施例 中，BOX层806可以具有在10nm与50nm之间的厚度。掩模802可以包括本领域普通技术 人员已知的或者另外适合于掩模化衬底701的任何材料，包括但不限于氮化硅（SiN)或者 氧化硅（SiO)。
[0085] 在掺杂步骤的附加子步骤（例如图5B的步骤514和516)中，可以打开掩模的部 分，可以向衬底的经过在掩模中的开口可访问的部分注入掺杂物，并且可以激活注入的掺 杂物。图9A-图9C示出根据一些实施例的在已经执行掩模打开子步骤514和注入-激活 子步骤516之后的集成电路700。具体而言，图9A、9B和9C分别示出根据一些实施例的集 成电路700的俯视图、集成电路700的沿着线A-A的截面图和集成电路700的沿着线B-B 的截面图。
[0086] 在图9A-图9C的示例中，掩模802包括在衬底701的与六个finFET的掺杂的区 域（650、658、662、663、664、665、666、670)对应的部分之上的八个开口；在衬底701的与过 孔接触（672、674、676、678 和 680)对应的部分之上的五个开口；以及与六个finFET的鳍 的非本体区域（704)对应的十二个开口。掩模802不包括在衬底的与六个finFET的本体 区域（705)对应的部分之上的开口。如图9C中可见，掺杂衬底701的经过在掩模802中的 开口可访问的部分以形成掺杂的区域707。在一些实施例中，不同掺杂物可以用于p沟道 finFET (即 finFET608 和 612)和 η 沟道 finFET (即 finFET602、604、606 和 610)的掺杂的 区域。在一些实施例中，衬底的与finFET的本体（705)对应的部分可以被部分地或者完全 地耗尽电荷载流子。
[0087] 在相同处理步骤中形成finFET的掺杂的区域和过孔接触可以有助于对准finFET 端子与SRAM单元的访问线（例如写入线W、读取/写入线RW和/或位线BL和BLB)。
[0088] 在图5A的方法中，可以相互隔离半导体器件（例如finFET)的掺杂的区域（步骤 504)。在隔离步骤的子步骤（例如图5C的步骤522和524)中，可以在衬底的与半导体器 件（例如finFET)的本体区域对应的部分之上打开掩模的部分，并且可以在第一掩模的开 口中形成反掩模。图10A-图10C示出根据一些实施例的在已经对集成电路700执行掩模 打开子步骤522和反掩模子步骤524之后的集成电路700。具体而言，图10A、10B和10C分 别示出根据一些实施例的集成电路700的俯视图、集成电路700的沿着线A-A的截面图和 集成电路700的沿着线B-B的截面图。
[0089] 在图10A-图10C的示例中，掩模802包括以上关于图9A-图9C描述的开口和在衬 底的与六个finFET的本体（705)对应的部分之上的附加开口。在图10A-图10C的示例中， 用形成掩模的第二掩模材料810填充在掩模802中的开口，该掩模是掩模802的反转（"反 掩模"）。在一些实施例中，反掩模810可以由与掩模802的材料不同的材料形成。例如在 其中掩模802包括氮化硅（SiN)的实施例中，反掩模810可以包括氧化硅（SiO)。作为另一 示例，在其中掩模802包括氧化硅（SiO)的实施例中，反掩模810可以包括氮化硅（SiN)。
[0090] 在掺杂步骤的附加子步骤（例如图5B的步骤526和528)中，可以去除第一掩模 和衬底的未被反掩模覆盖的部分。图11A-图11C示出根据一些实施例的在已经执行掩模 去除子步骤526和衬底去除子步骤528之后的集成电路700。具体而言，图11A、图11B和 图11C分别示出根据一些实施例的集成电路700的俯视图、集成电路700的沿着线A-A的 截面图和集成电路700的沿着线B-B的截面图。
[0091] 在图11A-图11C的示例中，集成电路700包括反掩模810和衬底层804的未被 反掩模覆盖的部分，这些部分形成六个finFET的掺杂的区域（650、658、662、663、664、665、 666、670)和本体（705)以及五个过孔接触出72、674、676、678和680)的掺杂的区域。已经 去除SRAM单元内的衬底层804的所有其它部分、由此隔离finFET并且暴露掩埋的氧化物 (BOX)层806的表面。
[0092] 在图5A的方法中，形成半导体器件（例如finFET)的栅极（步骤506)。作为栅极 形成步骤的部分，可以在集成电路上形成电介质层。作为栅极形成步骤（例如图?的步骤 532)的另一部分，可以在电介质层之上提供一种或者多种栅极材料。图11D和图11E示出 根据一些实施例的在已经在集成电路700上提供电介质层812以及栅极材料814和816之 后的集成电路。具体而言，图11D和11E分别示出根据一些实施例的集成电路700的沿着 线A-A的截面图和集成电路700的沿着线B-B的截面图。
[0093] 在图11D-图11E的示例中，集成电路700包括电介质层812、栅极材料814和栅 极材料816。在一些实施例中，电介质层812可以包括高k材料，诸如氧化铪（Hf0 2)。在一 些实施例中，可以贯穿SRAM单元在衬底701之上提供电介质层812。在一些实施例中，栅 极材料814可以是功函数材料，诸如金属碳化物（例如TiC)或者金属氮化物（例如TiN)。 在一些实施例中，可以在SRAM单元的与p沟道finFET对应的部分中在电介质层812之上 提供栅极材料814。在一些实施例中，栅极材料816可以是金属材料，诸如铝、钨或者铜。在 一些实施例中，可以贯穿SRAM单元在集成电路700上提供栅极材料816。
[0094] 在栅极形成步骤的附加步骤（例如图的步骤534和536)中，在一种或者多种栅 极材料之上对准掩模，并且去除栅极材料的部分。图12A-图12C示出根据一些实施例的在 已经掩模对准子步骤534和材料去除子步骤536之后的集成电路700。具体而言，图12A、 图12B和图12C分别示出根据一些实施例的集成电路700的俯视图、集成电路700的沿着 线A-A的截面图和集成电路700的沿着线B-B的截面图。
[0095] 在图12A-图12C的示例中，栅极材料在本地互连（671、673、675、690和691)和 finFET栅极（654/656、660、661、677/678、682、684)中保留于集成电路700上、但是已经从 SRAM单元的其它部分被去除，这些部分包括六个f inFET的掺杂的区域（650、658、662、663、 664、665、666、670)和本体（705)以及五个过孔接触（672、674、676、678和680)的掺杂的区 域。具体而言^沟道打1^1'(608、612)的栅极（660、661)包括栅极材料814(例如功函数 材料）和栅极层816 (例如金属材料），n沟道finFET(602、604、606、610)的栅极（654/656、 677/678、682、684)包括栅极材料816,并且本地互连（671、673、675、690和691)包括栅极 材料816。关于finFET602,可以通过从栅极区域的中间去除栅极材料来形成独立栅极（654 和656)，由此在栅极654与栅极656之间产生间隙。相同技术可以用来形成finFET604的 独立栅极。在集成电路的未被栅极材料覆盖的部分上暴露电介质层812。出于以上描述的 原因，与将过孔接触和上互连层用于那些目的相比，使用栅极材料作为用于将finFET栅极 相互耦合、耦合到写入线W和/或耦合到读取/写入线RW的本地互连可以是有利的。
[0096] 在图5A的方法中，形成集成电路的其它层（步骤508)，诸如互连层和通孔。图 13A-图13C示出在形成互连层和通孔之后的集成电路700。具体而言，图13A、图13B和图 13C分别示出根据一些实施例的集成电路700的俯视图、集成电路700的沿着线A-A的截面 图和集成电路700的沿着线B-B的截面图。
[0097] 如图13B中可见，集成电路700包括将SRAM单元的部件从互连层824绝缘的电介 质层826。在图13B的示例中，互连层824包括两个子层824a和824b。在一些实施例中， 互连层824的层824a可以是金属材料，诸如铝、钨、铜或者本领域普通技术人员已知的或者 另外适合于在集成电路上输送电信号的任何其它金属或者非金属材料。在一些实施例中， 互连层824的层824b可以是由本领域普通技术人员已知的或者另外适合于衬垫层824的 材料，诸如氮化钽或者氮化钛形成的衬垫。
[0098] 如图13C中可见，电介质层826也将SRAM单元的部件从直通过孔层820绝缘。在 图13C的示例中，通孔层820包括两个子层820a和820b。在一些实施例中，通孔层820的层 820a可以是金属材料，诸如铝、钨、铜或者本领域普通技术人员已知的或者另外适合于在集 成电路上输送电信号的任何其它金属或者非金属材料。在一些实施例中，通孔层820的层 820b可以是由本领域普通技术人员已知的或者另外适合于衬垫层820a的材料（诸如氮化 钽或者氮化钛）形成的衬垫。在一些实施例中，电接触818可以将通孔层820连接到六个 finFET的掺杂的区域（650、658、662-666、670)和/或连接到过孔接触（672、674、676、678、 680)的掺杂的区域。电接触818可以包括在掺杂的区域的与通孔820相邻的部分上形成的 硅化物。
[0099] 虽然前文公开内容引用finFET作为可以使用图5A的方法而制作的半导体器件 的示例，但是就这一点而言未限制实施例。这里描述的金属可以用来制作本领域普通技术 人员已知的任何半导体器件、包括但不限于平面、非平面、三维、单栅极和/或多栅极器件， 诸如二极管、双栅极晶体管、finFET、三栅极晶体管、多栅极晶体管、delta晶体管、pi栅极 finFET、omega 栅极（Ω 栅极）finFET、栅极全包 finFET、flexFET 等。
[0100] 虽然前文公开内容描述图6和7的SRAM单元示意图和部件作为可以使用图5A的 方法而制作的SRAM单元的示例，但是就这一点而言未限制实施例。这里描述的技术可以用 来制作图6中所示SRAM单元的其它布局、除了图6中所示SRAM单元之外的SRAM单元和除 了 SRAM单元之外的存储器单元。
[0101] 虽然前文公开内容描述SRAM单元作为可以使用图5A的方法而制作的器件的示 例，但是就这一点而言未限制实施例。图5A的方法的实施例可以用来制作本领域普通技术 人员已知的或者另外适合于存储、处理或者传达数据的任何存储器电路、处理电路或者通 电路。
[0102] 不应解释这里用来描述结构元件的定位关系的术语，诸如"在......之上"、 "在......之下"、"在......以上"、"在......以下"、"在......旁边"和"与......相 邻"为要求结构元件相互接触或者直接有关（例如不应解释"在......之上"意味着"直 接在......之上"或者在描述结构A为"在"结构B "之上"时要求无其它结构居间于结构 A与结构B之间），即使在图中所示结构元件的一些或者所有实施例示出结构元件相互接触 和/或定位而无任何结构居间于它们之间。
[0103] 在本公开内容中描述的实施例可以包含于任何电子或者光电子设备、包括但不限 于存储器、微处理器、移动电子设备、移动电话、智能电话、平板计算机、膝上计算机、桌面计 算机、服务器、游戏控制台、电视、显示器或者通信设备中（或者用来制作任何电子或者光 电子设备的部件）。
[0104] 不应解释这里用来描述半导体器件的掺杂的区域的术语，诸如"源极"或者"漏极" 指示必然在比半导体器件的任何其它掺杂的区域更低或者更高的电势偏置掺杂的区域。
[0105] 如果集成电路的部分，诸如半导体衬底的部分形成或者将形成结构，诸如鳍、掺杂 的区域或者晶体管本体，则集成电路的该部分"对应于"该结构。
[0106] 这里所用措词和术语也用于描述而不应视为限制。这里使用"包括"或者"具有"、 "包含"、"涉及到"及其变化意味着涵盖随后列举的项目及其等效项目以及附加项目。
[0107] 已经这样描述本发明的至少一个示例实施例，各种变更、修改和改进将容易为本 领域技术人员所想到。这样的变更、修改和改进旨在于在本发明的精神实质和范围内。因 而前文描述仅为举例而未旨在于作为限制。仅如在所附权利要求及其等效含义中定义的那 样限定本发明。
【权利要求】
1. 一种半导体器件制作方法，包括： 通过在相同处理步骤中掺杂集成电路的绝缘体上硅（SOI)衬底的部分在静态随机 存取存储器（SRAM)的单元中形成finFET的全耗尽沟道，所述部分中的第一部分对应于 finFET的第一掺杂的区域，所述部分中的第二部分对应于所述finFET的第二掺杂的区域， 并且所述部分中的第三部分对应于过孔接触；并且 在所述掺杂之后，形成所述finFET的栅极。
2. 根据权利要求1所述的方法，其中： 形成所述栅极还包括由在其中形成所述栅极的相同金属层并且在其中形成所述栅极 的相同处理步骤中形成将所述finFET的所述栅极耦合到所述衬底的所述第三部分的本地 互连。
3. 根据权利要求2所述的方法，其中形成所述本地互连包括形成所述SRAM的控制线的 部分。
4. 根据权利要求1所述的方法，其中所述过孔接触耦合到所述SRAM的访问线或者控制 线。
5. 根据权利要求1所述的方法，其中所述finFET的所述栅极不是替换栅极。
6. 根据权利要求1所述的方法，还包括： 在所述掺杂之后，将所述衬底的与所述finFET的所述第一掺杂的区域对应的所述第 一部分与所述衬底的与第二finFET的掺杂的区域对应的第四部分隔离。
7. 根据权利要求1所述的方法，还包括：在所述掺杂之前， 在所述衬底之上提供掩模层；并且 打开所述掩模层的与所述第一掺杂的区域和所述第二掺杂的区域以及所述过孔接触 对应的部分。
8. -种半导体器件制作方法，包括： 在相同处理步骤中掺杂集成电路的衬底的第一部分和第二部分，所述第一部分对应于 半导体器件的掺杂的区域，并且所述第二部分对应于过孔接触；并且 在所述掺杂之后，形成所述半导体器件的所述栅极。
9. 根据权利要求8所述的方法，其中形成所述栅极还包括： 由在其中形成所述栅极的相同金属层并且在其中形成所述栅极的相同处理步骤中形 成将所述半导体器件的所述栅极耦合到所述衬底的与所述过孔接触对应的所述第二部分 的本地互连。
10. 根据权利要求8所述的方法，其中： 所述半导体器件是静态随机存取存储器（SRAM)的单元的晶体管，并且 配置所述本地互连的部分为所述SRAM的控制线的部分。
11. 根据权利要求10所述的方法，其中所述过孔接触耦合到所述SRAM的访问线或者控 制线。
12. 根据权利要求10所述的方法，其中形成所述半导体器件的所述栅极包括： 在所述衬底之上沉积材料； 在所述栅极层之上对准掩模； 图案化所述材料以限定所述栅极和将所述栅极耦合到所述过孔接触的所述本地互连； 并且 去除所述材料的与所述栅极和/或所述过孔接触相邻的部分。
13. 根据权利要求12所述的方法，其中所述材料为金属。
14. 根据权利要求8所述的方法，其中未在与所述半导体器件的所述栅极对应的位置 形成虚设栅极。
15. 根据权利要求8所述的方法，还包括： 在沉积之后，将所述衬底的与所述半导体器件的所述掺杂的区域对应的所述第一部分 与所述衬底的与第二半导体器件的掺杂的区域对应的第三部分隔离。
16. 根据权利要求15所述的方法，其中形成所述栅极在所述隔离之后出现。
17. 根据权利要求15所述的方法，其中将所述衬底的所述第一部分与所述衬底的所述 第三部分隔离包括：去除所述衬底的将所述衬底的所述第一部分和所述第三部分耦合的第 四部分。
18. 根据权利要求17所述的方法，其中： 所述衬底是绝缘体上硅（SOI)衬底；并且 所述衬底的所述第四部分在所述衬底的所述第一部分上、在所述衬底的所述第三部分 上和在所述衬底的掩埋的氧化物层上相接。
19. 根据权利要求17所述的方法，其中：在去除所述衬底的所述第四部分之后，所述衬 底的所述第一部分和所述第三部分不由所述衬底的在其中形成所述半导体器件的掺杂的 区域和所述第二半导体的掺杂的区域的层相互耦合。
20. 根据权利要求15所述的方法，其中将所述衬底的所述第一部分与所述衬底的所述 第三部分隔离包括：从所述衬底的层的包括所述衬底的所述第一部分和所述第三部分的矩 形箱形区域去除所述衬底的所述层的不与过孔接触、半导体器件的掺杂的区域或半导体器 件的本体对应的部分的至少60%。
21. 根据权利要求15所述的方法，其中将所述衬底的所述第一部分与所述衬底的所述 第三部分隔离包括： 在第一掩模层之上提供第二掩模层，所述第一掩模层被配置用于在所述掺杂步骤期间 限定所述掺杂的区域和所述过孔接触； 化学机械抛光所述第二掩模层； 去除所述第一掩模层；并且 蚀刻所述衬底的不在所述第二掩模层之下的部分。
22. 根据权利要求21所述的方法，还包括：在所述掺杂之前， 在所述衬底之上提供所述第一掩模层；并且 打开所述掩模层的与所述掺杂的区域和所述过孔接触对应的部分。
23. 根据权利要求8所述的方法，其中所述衬底包括完全地或者部分地耗尽的硅。
24. 根据权利要求23所述的方法，其中所述衬底是全耗尽的绝缘体上硅（FDS0I)衬底。
25. 根据权利要求23所述的方法，其中所述衬底的硅层的厚度在2nm与35nm之间。
26. 根据权利要求8所述的方法，其中所述半导体器件为非平面半导体器件。
27. 根据权利要求26所述的方法，其中所述非平面半导体器件是finFET。
28. 根据权利要求26所述的方法，其中所述非平面半导体器件包括多栅极晶体管、 finFET、delta 晶体管、pi 栅极 finFET、omega 栅极（Ω 栅极）finFET、栅极全包 finFET 或 者 flexFET。
29. 根据权利要求26所述的方法，其中： 所述非平面半导体器件包括鳍，并且 所述鳍包括：所述非平面半导体器件的所述掺杂的区域的至少一部分和所述非平面半 导体器件的本体的至少一部分。
30. 根据权利要求26所述的方法，其中所述非平面半导体器件的所述栅极的部分在所 述非平面半导体器件的本体旁边和/或下方。
31. 根据权利要求30所述的方法，其中所述非平面半导体器件的所述栅极的第二部分 在所述非平面器件的所述本体上方。
32. -种集成电路，包括通过根据权利要求8所述的方法制作的半导体器件。
33. -种集成电路，包括SRAM单元，所述SRAM单元包括通过根据权利要求8所述的方 法制作的半导体器件。
【文档编号】H01L21/44GK104103579SQ201310699364
【公开日】2014年10月15日 申请日期:2013年12月16日 优先权日:2013年4月4日
【发明者】J·H·张 申请人:意法半导体公司