利用对隔离层的氮化来制造半导体器件的方法
【专利摘要】本公开提供了一种利用对隔离层的氮化来制造半导体器件的方法，该方法包括提供针对包括有源区和隔离区的暴露出的顶表面进行的等离子体氮化。可以使所述包括有源区和隔离区的暴露出的顶表面受到刻蚀，从而在所述有源区内形成一个比形成在所述隔离区内的更深的凹槽；并且可以在所述更深的凹槽内生长不合并的外延应力膜。
【专利说明】利用对隔离层的氮化来制造半导体器件的方法
[0001]相关申请的交叉引用
[0002]本申请要求于2013年I月21日在韩国知识产权局提交的韩国专利申请N0.10-2013-0006603的优先权，其内容通过引用整体并入于此。
【技术领域】
[0003]本发明构思涉及制造半导体器件的方法。
【背景技术】
[0004]已开发出用于改善晶体管的驱动电流的各种方法。具体地，已使用通过对晶体管的沟道区施加应力来改善驱动电流的方法。
[0005]为了对晶体管的沟道区施加应力，可以刻蚀半导体衬底的有源区，然后执行外延生长，从而形成用于对沟道区施加应力的应力膜。当刻蚀半导体衬底时，还可以与有源区一起刻蚀隔离区。
【发明内容】
[0006]根据本发明构思的一方面，提供了一种用于制造半导体器件的方法，该方法包括:通过对形成在具有隔离区和有源区的衬底上的刻蚀停止层进行图案化来暴露所述隔离区和所述有源区；通过执行等离子体氮化来对暴露出的隔离区的顶表面进行氮化；在暴露出的有源区上形成第一凹槽；以及在所述第一凹槽内形成应力膜。
[0007]根据本发明构思的另一方面，提供了一种制造半导体器件的方法，该方法包括:提供衬底，所述衬底具有被隔离区隔离的第一区和第二区；在所述第二区上形成刻蚀停止层；通过执行等离子体氮化来对所述隔离区的顶表面和所述第一区的顶表面进行氮化；在所述第一区内形成第一凹槽；以及在所述第一凹槽内形成应力膜。
[0008]根据本发明构思的另一方面，一种形成半导体器件的方法可以包括提供针对包括有源区和隔离区的暴露出的顶表面进行的等离子体氮化。可以使所述包括有源区和隔离区的暴露出的顶表面受到刻蚀，从而在所述有源区内形成一个比形成在所述隔离区内的更深的凹槽；并且可以在所述更深的凹槽内生长不合并的外延应力膜。
【专利附图】
【附图说明】
[0009]通过参照附图来详细描述本发明的优选实施例，本发明构思的以上及其它特征和优势将变得更加清晰，其中:
[0010]图1是示出根据本发明构思的实施例的制造半导体器件的方法的流程图；
[0011]图2至图16示出用于说明根据本发明构思的实施例的制造半导体器件的方法的中间处理步骤；
[0012]图17示出根据本发明构思的实施例的制造半导体器件的方法中所展示的效果；
[0013]图18至图23示出用于说明根据本发明构思的另一实施例的制造半导体器件的方法的中间处理步骤；
[0014]图24是示出根据本发明构思的又一实施例的制造半导体器件的方法的流程图；
[0015]图25至图34示出用于说明根据本发明构思的又一实施例的制造半导体器件的方法的中间处理步骤；
[0016]图35是并入了通过根据本发明构思的一些实施例的制造方法制造的半导体器件的存储卡的框图；
[0017]图36是示出使用了通过根据本发明构思的一些示例性实施例的制造方法制造的半导体器件的信息处理系统的框图；
[0018]图37是包括根据本发明构思的一些实施例的半导体器件的电子系统的框图。【具体实施方式】
[0019]现在将在下文中参照附图更加全面地描述本发明，其中附图示出了本发明的优选实施例。然而，本发明可以通过不同的形式来实现，而不应解释为限制于本文所阐述的实施例。相反，提供这些实施例是为了使本公开透彻且完整，并且向本领域技术人员全面地传达本发明的范围。在整个说明书中，相同的参考标记表示相同的组件。在附图中，为了清晰起见，夸大了层和区域 的厚度。
[0020]在描述本发明的上下文中(尤其在以下权利要求的上下文中)，术语“一个”、“一种”和“该”以及类似指代物的使用应解释为同时涵盖单数和复数的含义，除非对此另有说明或者与上下文明显矛盾。术语“包含”、“具有”、“包括”、以及“含有”应解释为开放式术语(即，意味着“包括，但不限制于”)，除非另有说明。
[0021]还应理解的是，当层被称为在另一层或衬底“上”时，它可以是直接在另一层或衬底上，或者还可能有中间层存在。相反，当元件被称为“直接”在另一元件“上”时，没有中间元件存在。
[0022]为了便于描述，在本文中诸如“在…之下”、“下方”、“下部”、“上方”、“上部”等空间相对术语可以用于方便描述如图所示的一个元件或特征与另一个(一些)元件或特征之间的关系。将理解的是，这些空间相对术语除了旨在包含图中所描绘的方向外，还旨在包含使用或操作过程中器件的不同方向。例如，若在图中器件被翻转，则被描述为在其它元件或特征“下方”或“之下”的元件将被定位在所述其它元件或特征的“上方”。因此，示例性术语“下方”可以同时包含上方和下方的方位。器件可以被以另外的方式定位(旋转90度或以其它方位)，并对本文中使用的空间相对描述词进行相应解释。
[0023]将理解的是，尽管在本文中术语第一、第二等可以用于描述各种元件，但这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件区分开。因此，在不脱离本发明的教导的情况下，例如，以下讨论的第一元件、第一组件或第一部分可被称为第二元件、第二组件或第二部分。
[0024]除非另外定义，否则本文中使用的所有技术术语和科学术语具有本发明所属领域普通技术人员通常理解的含义相同的含义。要注意，除非另有说明，否则本文中提供的任何和所有示例、或示例性术语仅旨在更好地阐明本发明，而并非限制本发明的范围。而且，除非另有定义，否则所有在通用字典中所定义的术语都不应被过度解释。
[0025]在下文中，将参照图1至图16来描述根据本发明构思的实施例的制造半导体器件的方法。图1是示出根据本发明构思的实施例的用于制造半导体器件的方法的流程图，图2至图16示出用于说明根据本发明构思的实施例的用于制造半导体器件的方法的中间处理步骤。具体来说，图2是根据本发明构思的实施例的半导体器件的平面图。图3、图5、图
7、图9、图11、图13、图15和图17是沿着图2的线A-A’截取的截面图，图4、图6、图8、图
10、图12、图14和图16是沿着图2的线B-B’和线C-C’截取的截面图。
[0026]参照图1，对于形成在具有隔离区和有源区的衬底上的刻蚀停止层进行图案化，从而暴露出所述隔离区和所述有源区(S100)。
[0027]参照图2和图3，衬底100可以包括隔离区110、有源区120和栅电极结构310。
[0028]例如，衬底100可以是诸如娃片、绝缘体上娃(SOI)片、嫁神晶片、娃错晶片等的半导体衬底。例如，隔离区110可以是浅沟槽隔离(STI)区。STI区可以通过在衬底100中形成沟槽然后在沟槽中形成绝缘层来形成。例如，绝缘层可以是二氧化硅(SiO2)。例如，绝缘层可以通过化学气相沉积(CVD)处理来形成，但是本发明构思的各个方面不限制于此。隔离区110可以使有源区120相互隔离。此外，隔离区110可以隔离稍后将描述的第一区(图4中的I)和第二区(图4的II)。
[0029]参照图2和图4,有源区120可以包括第一区I和第二区II。第一区I是沿着图2的线B-B’截取的部分，第二区II是沿着图2的线C-C’截取的部分。隔离区110可以将第一区I和第二区II隔离。
[0030]为了清晰起见，将在第一区I是PMOS区而第二区II是NMOS区的假设下对本发明的实施例进行以下描述。然而，实施例不限制于所示出的具体形式。例如，第一区I可以是NMOS区而第二区II可以是PMOS区。
[0031]可以在有源区120上形成栅电极结构310。栅电极结构310可以包括依次堆叠的栅绝缘层301、栅电极303和栅掩模305。栅隔离物320形成在栅电极结构310的侧表面上并且保护栅电极结构310。
[0032]参照图5，在衬底100上形成刻蚀停止层200。刻蚀停止层200覆盖衬底100，不包括其上要形成凹槽的有源区120以及位于相邻的有源区120之间的隔离区110。因此，一旦形成刻蚀停止层200，位于刻蚀停止层200之下的隔离区110和有源区120不被刻蚀。
[0033]参照图6，在第二区II上形成刻蚀停止层205，而不在第一区I上形成刻蚀停止层205。也就是说，若在第二区II上形成刻蚀停止层205，则第二区II上不形成凹槽。
[0034]例如，可以在衬底100的整个表面上形成刻蚀停止层200和205，然后对其进行图案化以仅暴露出具有第一区I的衬底100。例如，对刻蚀停止层200和205进行的图案化可以包括光刻处理。
[0035]同时，例如，刻蚀停止层200和205可以包括SiN，但本发明构思的各个方面不限制于此。
[0036]接下来，再次参照图1，执行等离子体氮化以对暴露出的隔离区的顶表面进行氮化(S200)。参照图7和图8，当隔离区110的顶表面被氮化时，有源区120(具体地，有源区120的第一区I的顶表面)也被氮化，但本发明构思的各个方面不限制于此。例如，可以仅对隔离区110的顶表面进行氮化。
[0037]为了对隔离区110的顶表面和有源区120的顶表面进行氮化，可以使用等离子体氮化220。等离子体氮化220的使用使得隔离区110的顶表面和有源区120的顶表面被均匀地氮化为期望厚度。
[0038]如图9和图10所示，作为等离子体氮化(220)的结果，在隔离区110的顶表面上形成氮化隔离区IlOa和110b，并在有源区120的顶表面上(具体地，在有源区120的第一区I的顶表面上)形成氮化有源区120a和120b。由于刻蚀停止层205存在于第二区II上，因此第二区II的顶表面没有被氮化。可以在一个方向上(例如，y轴方向)执行等离子体氮化220。由于没有在X轴方向上执行氮化，因此栅电极结构310和栅隔离物320之下的第一区I没有被氮化。
[0039]接下来，再参照图1，在暴露出来的有源区120上形成第一凹槽130 (S300)。
[0040]参照图11和图12，为了在有源区120上形成第一凹槽130，可以执行干法刻蚀。在对氮化隔离区IlOa和IlOb执行干法刻蚀的情况下，氮化隔离区IlOa和IlOb的顶表面的刻蚀量与未被氮化的隔离区110的顶表面的情况相比减少90%或更多。例如，未被氮化的隔离区110的干法刻蚀量大约18 A，而氮化隔离区IlOa和IlOb的干法刻蚀量为1.8 A或更少。因此，暴露出来的隔离区110基本上不被刻蚀，而第一凹槽130可以仅形成在有源区120上，具体地，仅形成在有源区120的第一区I上。在本发明构思中，若刻蚀量不是90%或更多，则假设基本上没有执行刻蚀。
[0041]例如，若有源区120包括Si，则氮化有源区120a和120b可以包括SiN，其与刻蚀停止层200中包括的材料相同。然而，与具有大厚度的刻蚀停止层200不同的是，通过等离子体氮化形成的氮化有源区120a和120b具有小厚度。由此，即使氮化有源区120a和120b包括SiN，它们也可以被去除，从而在有源区120中形成第一凹槽130。
[0042]接下来，再次参照图1，在第一凹槽130内形成第二凹槽140 (S400)。参照图13和图14，可以通过在第一凹槽130内额外刻蚀有源区120来形成第二凹槽140。这里，可以通过湿法刻蚀来刻蚀有源区120，从而形成第二凹槽140，但是本发明构思的各个方面不限制于此。
[0043]第二凹槽140可以形成在第一凹槽130内，并且可以具有西格玛(Σ )形状，但该形状仅是示例描述。例如，第二凹槽140可以具有盒状。若形成第二凹槽140，则还可以形成与位于栅电极结构310下方的沟道区相邻的应力膜(图15中的230)，通过该应力膜可以对沟道区施加应力。
[0044]第二凹槽140的深度d2大于第一凹槽130的深度(图11中的dl)，第二凹槽140具有的内部空间大于第一凹槽130的内部空间，这是因为栅电极结构310和栅隔离物320之下的有源区120也被刻蚀了。
[0045]接下来，再次参照图1，在第一凹槽130内形成应力膜(S500)。参照图15和图16，应力膜230可以通过填充第一凹槽130来形成，并且可以高于氮化隔离区IlOa和110b。可以通过随后的平坦化处理来调整应力膜230的高度。可以通过外延生长来形成应力膜230。
[0046]应力膜230可以包括SiGe。若应力膜230包括SiGe，则可以将压应力施加至沟道区。若沟道区有孔，即，若对PMOS内的沟道区施加压应力，则可以改善晶体管的性能。因此，可以在第一区I内形成应力膜230。
[0047]接下来，将参照图15和图17来描述根据发明构思的实施例的用于制造半导体器件的方法中所表现出的效果。
[0048]图17示出根据本发明构思的实施例的用于制造半导体器件的方法中所表现出的效果。
[0049]图17示出了在没有对隔离区110的顶表面进行氮化的情况下，在形成凹槽后形成有应力膜230的半导体器件。在图17中，隔离区110和有源区120包括不同的材料，从而在有源区120中形成凹槽。也就是说，若执行刻蚀以形成凹槽，则由于隔离区110和有源区120之间的刻蚀选择性的差异，导致有源区120的刻蚀量大于隔离区110的刻蚀量。然而，在该过程中，由于隔离区110与有源区120 —起也被刻蚀，则隔离区110的顶表面与有源区120的顶表面之间的高度差h2不太大。因此，在通过外延生长形成应力膜230的情况下，由于凹槽的内部空间不是那么大，因此形成在凹槽外的应力膜230可能具有增大的尺寸。最后，可能会在应力膜230之间生成桥从而合并CPI区，这降低了晶体管(具体为PMOS晶体管)的可靠性。
[0050]像在根据本发明构思的实施例的半导体器件的制造方法中，若隔离区110的顶表面被氮化，则当在有源区120中形成凹槽时不刻蚀隔离区110。由此，如图15所示，由于氮化隔离区IlOa的顶表面与有源区120的顶表面之间的高度差hi大于隔离区110的顶表面与有源区120的顶表面之间的高度差h2，因此凹槽的内部空间大，且形成在凹槽外的应力膜230的尺寸减小。因此，即使形成应力膜230，在应力膜230之间也不会生成桥。也就是说，若通过对隔离区110的顶表面进行氮化来形成氮化隔离区110a，则可以改善晶体管的可靠性。
[0051]在下文中，将参照图2和图18至图23来描述根据本发明构思的另一个实施例的用于制造半导体器件的方法。
[0052]图18至图23示出用于说明根据本发明构思的另一实施例的用于制造半导体器件的方法的中间处理步骤。具体地，图18、图20和图22是沿着图2的线A-A’截取的截面图，图19、图21和图23是沿着图2的线B-B’和线C-C’截取的截面图。
[0053]类似于根据本发明构思的在前实施例的用于制造半导体器件的方法，在根据本发明构思的另一实施例的用于制造半导体器件的方法中，在具有隔离区Iio和有源区120的衬底100上对刻蚀停止层200进行图案化，以暴露隔离区110和有源区120，具体为暴露有源区120的第一区I，然后执行等离子体氮化220，从而对暴露出的隔离区110的顶表面进行氮化。
[0054]接下来，如图18和图19所示，在暴露出的有源区120上形成第一凹槽130。与根据本发明构思的在前实施例的用于制造半导体器件的方法不同的是，在根据本发明构思的另一实施例的用于制造半导体器件的方法中，使用湿法刻蚀而不是干法刻蚀来形成第一凹槽130。在使用湿法刻蚀的情况下，在湿法刻蚀中使用的蚀刻剂可以包括HF。
[0055]当执行干法刻蚀时，氮化隔离区IlOa和IlOb基本上不被刻蚀。然而，通过执行湿法刻蚀，氮化隔离区IlOa和IlOb可能会被刻蚀。这是因为湿法刻蚀的刻蚀选择性低于干法刻蚀的刻蚀选择性。在对氮化隔离区IlOa和IlOb的顶表面执行湿法刻蚀的情况下，与对未被氮化的隔离区110的顶表面进行湿法刻蚀的情况相比，氮化隔离区IlOa和IlOb的顶表面的刻蚀量减小50%或更多。例如，未被氮化的隔离区110的湿法刻蚀量大约21 A ,而氮化隔离区IlOa和IlOb的湿法刻蚀量为9 A或更低。
[0056]然而，即使湿法刻蚀的刻蚀选择性低于干法刻蚀的刻蚀选择性，它仍可以高到足以防止在应力膜230之间生成桥。因此，根据本法实施例的半导体器件的制造方法可以具有与根据在前实施例的半导体器件的制造方法相同的效果。
[0057]同时，当氮化隔离区IlOa和IlOb被去除时，隔离区110的一些可能被刻蚀。然而，隔离区110的该刻蚀量可能太小而不会对本发明构思产生不利影响。
[0058]接下来，参照图20和图21，在第一凹槽130内形成凹槽140。第二凹槽140的深度d4大于第一凹槽130的深度(图18的d3)，并且第二凹槽140具有的内部空间大于第一凹槽130的内部空间。如上所述，第二凹槽140可以具有西格玛(Σ )形状。
[0059]接下来，参照图22和图23，通过外延生长在第二凹槽140中形成应力膜230。由于氮化隔离区IlOa和IlOb被去除，所以隔离区110的顶表面与有源区120的顶表面之间的高度差h3小于氮化隔离区IlOa和IlOb的顶表面与有源区120的顶表面之间的高度差(图15的hi)。然而，隔离区110的顶表面与有源区120的顶表面之间的高度差h3大于图17的高度差h2。因此，按照根据本发明构思的另一实施例的用于制造半导体器件的方法，在应力膜230之间不会生成桥。因此，根据本实施例的半导体器件的制造方法可以与根据在前实施例的半导体器件的制造方法具有相同的效果。
[0060]在下文中，将参照图2至图6以及图24至图34来描述根据本发明构思的又一实施例的用于制造半导体器件的方法。
[0061]图24是示出根据本发明构思的又一实施例的用于制造半导体器件的方法的流程图，图25至图34示出用于说明根据本发明构思的又一实施例的用于制造半导体器件的方法的中间处理步骤。具体地，图25、图27、图29、图31和图33是沿着图2的线A-A’截取的截面图，图26、图28、图30、图32和图34是沿着图2的线B-B’和线C-C’截取的截面图。
[0062]首先，参照图2至图6以及图24，对在具有隔离区110和有源区120的衬底100上形成的刻蚀停止层200进行图案化，从而暴露出隔离区110和有源区120 (SllO)0该处理与根据在前实施例的半导体器件的制造方法中的处理相同。
[0063]接下来，再参照图24，在暴露出的有源区120上形成第一凹槽130 (S210)。参照图25和图26，与根据本发明构思的在前实施例的用于制造半导体器件的方法不同的是，在根据本发明构思的又一实施例的用于制造半导体器件的方法中，在不对隔离区110的顶表面进行氮化的情况下形成第一凹槽130。因此，当在有源区120上形成第一凹槽130时，隔离区110也被刻蚀。然而，由于隔离区110和有源区120由不同的材料形成，因此在隔离区110和有源区120之间存在刻蚀选择性的差异。因此，隔离区110被刻蚀的量少于有源区120。然而，第一凹槽130的深度d5小于在执行等离子体氮化的情况下的第一凹槽130的深度。即，d5小于图11的dl或图18的d3。
[0064]例如，在形成第一凹槽130时可以使用干法刻蚀或湿法刻蚀中的至少一个。
[0065]同时，类似于根据本发明构思的在前实施例的用于制造半导体器件的方法，由于刻蚀停止层205的存在，仅在有源区120的第一区I上形成第一凹槽130而不在有源区120的第二区II上形成第一凹槽130。如图27和图28所示，执行等离子体氮化220。等离子体氮化220的使用使得暴露出的隔离区110的顶表面可以被均匀地氮化为期望厚度。当隔离区110的顶表面被氮化时，暴露出的有源区120也可被氮化。
[0066]接下来，再次参照图24，在形成第一凹槽130之后，通过执行等离子体氮化来对暴露的隔离区110的顶表面进行氮化(S310)。如图27和图28所示，执行等离子体氮化220。等离子体氮化220的使用使得暴露的隔离区110的顶表面能够被均匀地氮化为期望厚度。当隔离区110的顶表面被氮化时，暴露的有源区120也可以被氮化。
[0067]如图29和图30所示，作为等离子体氮化220的结果，隔离区110的顶表面和在有源区120中形成的第一凹槽130的顶表面被氮化为均一的厚度。在等离子体氮化220中，由于氮化在I轴方向上执行而没有在X轴方向上被执行，所以在栅电极结构310和栅隔离物320之下的有源区120部分没有被氮化。
[0068]作为等离子体氮化220的结果，在暴露出的隔离区110上形成了氮化隔离区IlOc和110d，并在暴露出的有源区120上形成了氮化有源区120c和120d。氮化有源区120d形成在有源区120的暴露出的第一区I上，该暴露出的第一区I上没有形成刻蚀停止层200和 205。
[0069]接下来，再次参照图24，形成第二凹槽140 (S410)。参照图31和图32，在第一凹槽130中形成第二凹槽140。这里，由于氮化隔离区IlOc和IlOd而使隔离区110不被刻蚀。
[0070]第二凹槽140可以具有西格玛(Σ )形状。第二凹槽140的深度d6大于第一凹槽130的深度(图25的d5)。因此，第二凹槽140具有的体积大于第一凹槽130的体积。
[0071]例如，在形成第二凹槽140时可使用干法刻蚀和/或湿法刻蚀。即使第一凹槽(图29的130)的顶表面被氮化，氮化有源区120c和120d仍具有小厚度，使得有源区120可被刻蚀，从而形成第二凹槽140。
[0072]接下来，再次参照图24，形成应力膜230 (S510)。参照图33和图34，可以在第一凹槽130中，即在第二凹槽140中形成应力膜230。通过外延生长形成的应力膜230的顶表面可以高于氮化隔离区IlOc和IlOd的顶表面，并且应力膜230可以包括SiGe。
[0073]氮化隔离区IlOc和IlOd的顶表面与有源区120的顶表面之间的高度差h4大于未被氮化的隔离区110的顶表面与有源区120的顶表面之间的高度差(图17的h2)，并且第二凹槽140的内部空间足够大。因此，在应力膜230被形成为具有相同体积的情况下，形成在第二凹槽140外的应力膜230可以具有减小的尺寸，并且在应力膜230之间不会生成桥。最终，在形成第一凹槽130后，即使暴露出的隔离区110的顶表面和暴露出的有源区120的顶表面通过执行等离子体氮化220而被氮化，根据本实施例的半导体器件的制造方法也可以与根据在前实施例的半导体器件的制造方法具有相同的效果。
[0074]图35是并入了通过根据本发明构思的一些实施例的制造方法制造的半导体器件的存储卡的框图。
[0075]参照图35，并入了通过根据本发明构思的一些实施例的制造方法制造的半导体器件的存储器1210可被用于存储卡1200。存储卡1200包括用于控制主机1230与存储器1210之间的数据交换的存储器控制器1220。SRAM1221可以用作中央处理单元(CPU) 1222的操作存储器。
[0076]主机接口( I/F)1223装备有针对与存储卡1200连接的主机1230进行数据交换的数据通信协议。错误校正码(ECC)单元1224可以检测并校正从存储器1210读取的数据中包含的(多个)错误位。存储器I/F1225可以执行与存储器1210的接口。CPU1222执行总的控制操作，以交换存储器控制器1220的数据。
[0077]图36是示出使用根据本发明构思的一些示例性实施例的制造方法制造的半导体器件的信息处理系统(1300)的框图。[0078]参照图36，信息处理系统1300可以包括通过系统总线1360连接的存储器系统1310、调制解调器1320、中央处理单元(CPU) 1330、随机存取存储器(RAM) 1340以及用户接口 1350。存储器系统1310可以包括存储器1311和存储器控制器1312。存储器系统1310可以配置成与以上参照图35描述的存储卡1200基本相同。存储器系统1310可以存储由CPU1330处理的数据或者从外部装置提供的数据。信息处理系统1300可以应用于存储卡、固态盘(SSD)、相机图像处理器(CIS)和其它各种应用芯片集。例如，存储器系统1310可以配置为采用SSD。在该情况下，信息处理系统1300可以以稳定、可靠的方式处理大容量数据。
[0079]图37是包括根据本发明构思的一些实施例的半导体器件的电子系统的框图。
[0080]参照图37，电子系统1400可以包括根据本发明构思的一些实施例的半导体器件。电子系统1400可以应用于个人数字助理(PDA)、便携式计算机、网络平板电脑、无线电话、移动电话、数字音乐播放器、存储卡、或能够在无线环境下发送和/或接收信息的任何类型的电子装置。
[0081]电子系统1400可以包括控制器1410、输入/输出装置(I/O) 1420、存储器1430、和无线接口 1440。这里，存储器1430可以包括根据本发明构思的各种实施例制造的半导体器件。控制器1410可以包括微处理器、数字信号处理器、微控制器、以及能够执行与这些组件的功能类似的功能的逻辑装置当中的至少一种。1/01420可以包括小键盘、键盘、显示器等。存储器1430可以存储数据和/或控制器1410处理的命令。无线接口 1440可以用于将数据发送至通信网络或者通过无线数据网络接收数据。无线接口 1440可以包括天线和/或无线收发器。根据本发明构思的一些实施例的电子系统1400可以用在诸如CDMA、GSM、NADC, E-TDMA, WCDMA和CDMA2000之类的第三代移动通信系统。
[0082]尽管已参照示例性实施例示出并描述了本发明构思，本领域普通技术人员将理解的是，在不脱离所附权利要求所限定的本发明构思的精神和范围的情况下，可以对本发明做出各种形式上和细节上的改变。因此，期望的是将这些实施例在各方面理解为说明性的而非限制性的，参考所附权利要求而不是前述描述来表明本发明构思的范围。
【权利要求】
1.一种用于制造半导体器件的方法，该方法包括步骤: 通过对形成在具有隔离区和有源区的衬底上的刻蚀停止层进行图案化来暴露所述隔离区和所述有源区； 通过执行等离子体氮化来对暴露出的隔离区的顶表面进行氮化； 在暴露出的有源区上形成第一凹槽；以及 在所述第一凹槽内形成应力膜。
2.根据权利要求1所述的方法，其中所述应力膜包括SiGe。
3.根据权利要求1所述的方法，其中形成所述应力膜的步骤包括通过外延生长来形成所述应力膜。
4.根据权利要求1所述的方法,其中通过干法刻蚀来形成所述第一凹槽。
5.根据权利要求4所述的方法，其中在执行干法刻蚀时，暴露出的隔离区实质上不被刻蚀。
6.根据权利要求1所述的方法,其中通过湿法刻蚀来形成所述第一凹槽。
7.根据权利要求6所述的方法，其中湿法刻蚀中所使用的蚀刻剂包括HF，并且暴露出的有源区的刻蚀率高于暴露出的隔离区的刻蚀率。
8.根据权利要求1所述的方法，在形成所述第一凹槽的步骤之后还包括步骤:在所述第一凹槽内形成第二凹槽。
9.根据权利要求8所述的方法，其中在形成所述第一凹槽的步骤之后执行对暴露出的隔离区的顶表面进行氮化的步骤，并且在对暴露出的隔离区的顶表面进行氮化的步骤之后执行所述形成第二凹槽的步骤。
10.根据权利要求1所述的方法，其中所述有源区包括第一区和第二区，并且在所述第一区中形成所述应力膜。
11.根据权利要求10所述的方法，其中所述第一区包括PMOS区。
12.一种制造半导体器件的方法，该方法包括步骤: 提供衬底，所述衬底具有被隔离区隔离的第一区和第二区； 在所述第二区上形成刻蚀停止层； 通过执行等离子体氮化来对所述隔离区的顶表面和所述第一区的顶表面进行氮化； 在所述第一区内形成第一凹槽；以及 在所述第一凹槽内形成应力膜。
13.根据权利要求12所述的方法，其中所述第一区包括PMOS区，并且所述第二区包括NMOS 区。
14.根据权利要求12所述的方法，其中在形成所述第一凹槽的步骤之后，通过执行等离子体氮化来对所述隔离区的顶表面和所述第一区的顶表面进行氮化，以及 在对所述隔离区的顶表面和所述第一区的顶表面进行氮化的步骤之后，在所述第一凹槽内形成第二凹槽。
15.一种形成半导体器件的方法，该方法包括步骤: 提供针对包括有 源区和隔离区的暴露出的顶表面进行的等离子体氮化； 使所述包括有源区和隔离区的暴露出的顶表面受到刻蚀，从而在所述有源区内形成一个比形成在所述隔离区内的更深的凹槽；以及在所述更深的凹槽内生长不合并的外延应力膜。
16.根据权利要求15所述的方法，其中在使所述包括有源区和隔离区的暴露出的顶表面受到刻蚀的步骤之前还包括步骤: 在所述有源区内形成第一凹槽，其中使所述包括有源区和隔离区的暴露出的顶表面受到刻蚀的步骤包括:在所述第一凹槽内形成第二凹槽。
17.根据权利要求15所述的方法，其中在使所述包括有源区和隔离区的暴露出的顶表面受到刻蚀的步骤之后还包括步骤: 在所述有源区内形成第二凹槽，其中使所述包括有源区和隔离区的暴露出的顶表面受到刻蚀的步骤包括:形成第一凹槽，形成所述第一凹槽的位置与形成所述第二凹槽的位置相同。
18.根据权利要求15所述的方法，其中使所述包括有源区和隔离区的暴露出的顶表面受到刻蚀的步骤包括:对暴露出的顶表面进行干法刻蚀或湿法刻蚀。
19.根据权利要求15所述的方法，其中使所述包括有源区和隔离区的暴露出的顶表面受到刻蚀的步骤包括:使用HF进行湿法刻蚀，使得所述有源区的刻蚀率大于所述隔离区的刻蚀率。
20.根据权利要求15所述的方法，其中在所述更深的凹槽内生长不合并的外延应力膜的步骤包括:将所述有源区内直接相邻的各更深的凹槽内的外延应力膜以彼此相对的方式生长到所述暴露出的顶表面上，使得所述外延应力膜彼此分离。
【文档编号】H01L21/8238GK103943568SQ201310752006
【公开日】2014年7月23日 申请日期:2013年12月31日 优先权日:2013年1月21日
【发明者】车知勋, 白在职, 尹普彦, 尹英相, 韩政男 申请人:三星电子株式会社