专利名称：在半导体器件中形成隔离层的方法
技术领域：
本发明涉及一种半导体器件的制造方法，尤其涉及一种在半导体器件中 形成隔离层的方法，该方法适用于对NMOS和PMOS不同地应用衬层氮化 硅膜(liner silicon nitride film)，从而同时改善NMOS和PMOS的特性，其 中衬层氮化硅膜用于抑制在形成器件隔离层时产生的应力的影响。
背景技术：
近年来，由于半导体器件的大容量和高集成度，对于基于每一代的集成 度都翻倍提高的微制造技术的存储单元的研究有了积极的发展。由于其中一 种技术用于实现半导体器件的高集成度，使得一种减少用于隔离多个晶片上 的半导体器件的器件隔离层从而减小半导体器件的大小的技术引起了人们 的注意。
浅沟槽隔离(STI)工艺是一种用于减小半导体器件大小的器件隔离技 术。在STI工艺中，在半导体衬底中形成预定深度的沟槽，并且通过化学气 相沉积(CVD)在沟槽中沉积氧化物膜。然后，通过化学机械抛光(CMP) 蚀刻不必要的氧化物膜，以形成器件隔离层。使用选择性地在半导体衬底上 和/或上方生长厚的氧化物膜以形成器件隔离层的局部硅氧化(LOCOS)技 术。然而，问题在于由于器件隔离层的横向扩散和鸟嘴(bird's beak)的产 生而减小了器件隔离区。为了解决该问题，广泛地使用STI工艺。
参见图1A，用于半导体器件的STI工艺最初可以包括在半导体衬底100 上和/或上方顺序形成焊盘氧化物膜102和氮化物膜104。然后，将光致抗蚀 剂形成在氮化物膜104上和/或上方，并且通过光刻将光致抗蚀剂图案化并蚀 刻至与半导体衬底ioo的将要形成用于STI工艺的沟槽的部分相对应。接着，使用光致抗蚀剂图案作为蚀刻掩膜蚀刻半导体衬底100。从而形成用于形成 器件隔离层的沟槽。然后，通过氧化(如湿蚀刻或者干蚀刻)，在沟槽的表
面上和/或上方形成热氧化物膜106。此时，形成的热氧化物膜106在沟槽的 侧面和底面上和/或上方具有均匀的厚度。然后，在包括沟槽的半导体衬底 100的整个表面上和/或上方沉积衬层氮化硅膜108，并且通过CVD在沟槽中 沉积电介质填充物(dielectric filler) 110。电介质填充物110是一种可以完 全填充沟槽的介电材料。可以使用如PE-CVD (等离子体增强化学气相沉积) 和HDP-CVD (高密度等离子体化学气相沉积)等沉积工艺。
然后，如图1B所示，通过CMP平面地去除电介质填充物110，直到暴 露出位于没有形成沟槽的半导体衬底IOO上的衬层氮化硅膜108的表面。随 后，通过蚀刻去除衬层氮化硅膜108、氮化物膜104以及焊盘氧化物膜102。
因此，如图1C所示，填充有电介质填充物110的器件隔离层112形成 在半导体衬底100中。衬层氮化硅膜108通过抑制在形成热氧化物膜时由于 沟槽体积的增加带来的应力的增加而控制硅(即半导体衬底100)内部的应 力。衬层氮化硅膜108抑制如硼(B)等掺杂物的扩散或抑制H20等进入硅 的内部。
依据在半导体器件中形成隔离层的方法，当硅中的应力是拉应力时，提 高了电子的迁移率，并且改善了 NMOS的性能。同时，在PMOS中，当硅 中的应力是压应力时，提高了空穴的迁移率。从这点来看，当同样的衬层氮 化硅膜应用于NMOS和PMOS以释放STI压应力时，不能同时改善NMOS 和PMOS的特性。即，有必要对NMOS和PMOS不同地应用衬层氮化硅膜， 从而释放在形成热氧化物膜时产生的应力。
发明内容
本发明的实施例涉及一种半导体器件的制造方法，尤其涉及一种在半导 体器件中形成隔离层的方法，该方法适用于对NMOS和PMOS应用不同的 衬层氮化硅膜，从而同时改善NMOS和PMOS的特性，其中衬层氮化硅膜 用于抑制在形成器件隔离层时产生的应力的影响。
本发明的实施例涉及一种在半导体器件中形成隔离层的方法，该方法能 够通过在制造半导体器件的STI工艺过程中，对NMOS和PMOS应用不同的用于抑制所产生的应力的影响的衬层氮化硅膜，来同时改善NMOS和
PMOS的特性。
本发明的实施例涉及一种在半导体器件中形成隔离层的方法，该方法能
够通过在制造半导体器件的STI工艺过程中对NMOS和PMOS应用不同的 衬层氮化硅膜，从而将NMOS或PMOS的应力方向控制为所需的方向(拉 应力或压应力)。
本发明的实施例涉及一种在半导体器件中形成隔离层的方法，该方 法能够通过在制造半导体器件的STI工艺过程中将衬层氮化硅膜形成为 多层结构，从而将NMOS或PMOS的应力方向控制为所需的方向(拉应 力或压应力)。
本发明的实施例涉及一种在半导体器件中形成隔离层的方法，该方法可
以包括以下至少一个步骤在半导体衬底中形成多个沟槽；通过热氧化在所 述多个沟槽的侧面和底面上和/或上方形成氧化物膜；在包括所述多个沟槽的
该半导体衬底的整个表面上和/或上方沉积第一衬层氮化硅膜；在该第一衬层 氮化硅膜上和/或上方沉积氧化物膜；在该氧化物膜上和/或上方沉积第二衬 层氮化硅膜；通过各向异性蚀刻和各向同性蚀刻去除所述多个沟槽的预定沟 槽中的该第二衬层氮化硅膜和该氧化物膜；在包括所述多个沟槽的该半导体 衬底的整个表面上和/或上方沉积电介质填充物；通过化学气相沉积(CMP) 去除该电介质填充物，直到暴露出位于没有形成沟槽的该半导体衬底上和/ 或上方的该第一衬层氮化硅膜或第二衬层氮化硅膜的表面；以及通过蚀刻， 形成具有形成在沟槽中的多层衬层氮化硅膜的第一器件隔离层以及形成具 有形成在该第一衬层氮化硅膜的第二器件隔离层。
本发明的实施例涉及一种方法，该方法可以包括以下至少一个步骤在 半导体衬底中形成多个沟槽；通过热氧化在所述多个沟槽的侧面和底面上方 形成氧化物膜；在包括所述多个沟槽的半导体衬底的整个表面上方沉积第一 衬层氮化硅膜；顺序进行在该第一衬层氮化硅膜上沉积氧化物膜的步骤以及 在该氧化物膜上沉积第二衬层氮化硅膜的步骤；通过各向异性蚀刻和各向同 性蚀刻，去除位于所述多个沟槽中预定的一个沟槽中的该第二衬层氮化硅膜 和该氧化物膜；在包括所述多个沟槽的该半导体衬底的整个表面上方沉积电 介质填充物；去除位于该半导体衬底的顶部表面上方的部分该电介质填充物；以及通过蚀刻部分该第一衬层氮化硅膜而在所述多个沟槽的第一沟槽中 形成具有多层衬层氮化硅膜的第一器件隔离层，并且在所述多个沟槽的其它 沟槽中形成具有该第一衬层氮化硅膜的第二器件隔离层，其中，该第二衬层 氮化硅膜和该氧化物膜形成在该半导体衬底的顶部表面的上方。
本发明的实施例涉及一种方法，该方法可以包括以下至少一个步骤在 半导体衬底上方顺序形成第一氧化物膜和第一氮化物膜；形成暴露部分该半 导体衬底的光致抗蚀剂图案；通过使用该光致抗蚀剂图案作为掩膜蚀刻该半 导体衬底的暴露的部分，而在该半导体衬底中形成多个沟槽；在所述多个沟 槽的表面上方形成第二氧化物膜；在该热氧化膜和该第一氮化物膜上方形成 第二氮化物膜；在该第二氮化物膜上方形成第三氧化物膜；在该第三氧化物 膜上方形成第三氮化物膜；去除位于所述多个沟槽中的预定沟槽内的该第三 氮化物膜和该第三氧化物膜；在该半导体衬底的整个表面上方形成电介质 膜，并填充所述多个沟槽；去除部分该电介质膜，用于暴露位于所述预定沟 槽内的该第二氮化物膜和所述多个沟槽中剩余的沟槽中的该第三氮化物膜； 通过从该半导体衬底的顶部表面去除该第一氮化物膜、该第二氮化物膜和该 第三氮化物膜以及该第一氧化物膜，而同时在所述多个沟槽中形成具有不同 结构的第一器件隔离层和第二器件隔离层。
本发明的实施例涉及一种装置，该装置可以包括以下至少一个部件半 导体衬底；第一沟槽，形成在该半导体衬底中；第二沟槽，形成在该半导体 衬底中；第一器件隔离层，形成在该第一沟槽中；以及第二器件隔离层，形 成在该第二沟槽中，并具有和该第一器件隔离层不同的结构。
依据实施例，在半导体器件中形成具有多层衬层氮化硅膜的器件隔离 层。因此，可以将NMOS或PMOS的应力方向控制为预定的方向拉力或压 力。结果，器件的性能可以最大化。尤其，由于使用了多层衬层氮化硅膜， 因此可以通过控制衬层氮化硅膜的厚度，精密地控制NMOS和PMOS中的 应力。
图1A至图1C是示出了用于半导体器件的STI工艺的工艺图。 图2A至图2F是示出了依据实施例的用于半导体器件的STI工艺的工艺图。
具体实施例方式
依据实施例，在制造半导体器件的STI工艺过程中，在NMOS禾nPMOS 中使用具有不同结构的衬层氮化硅膜，因此NMOS或PMOS的应力的方向 被控制到预定的方向，例如压力方向或者拉力方向。依据实施例，在STI工 艺过程中，衬层氮化硅膜沉积到多个层中以形成STI层。
参见图2A，为了形成器件隔离层，将焊盘氧化物膜202和氮化物膜204 顺序沉积在半导体衬底200上和/或上方。然后，在氮化物膜204上和/或上 方形成光致抗蚀剂，并通过光刻和蚀刻将光致抗蚀剂图案化以暴露半导体衬 底200的将要形成用于STI工艺的沟槽的部分。然后，使用光致抗蚀剂图案 作为蚀刻掩膜蚀刻半导体衬底200，从而形成用于形成器件隔离层的沟槽。 然后，通过氧化(如湿蚀刻或干蚀刻)在沟槽的表面上和/或上方形成热氧化 膜(thermal oxidation film) 206。在沟槽的侧面和底面上和/或上方形成的热 氧化膜206具有均匀的厚度。
参见图2B，然后，在包括沟槽的半导体衬底200的整个表面上和/或上 方沉积第一衬层氮化硅膜208。然后，在第一衬层氮化硅膜208上和/或上方 沉积氧化物膜210。参见图2C，然后，在氧化物膜210上和/或上方沉积第 二衬层氮化硅膜212。沉积两层衬层氮化硅膜的原因是可以容易地选择性 去除第二衬层氮化硅膜212，从而实现现有结构以及第一衬层氮化硅膜208 和第二衬层氮化硅膜212的两层结构。通过这一结构，依据将要制造的器件 是NMOS或者PMOS，可以选择性地实现相应的结构。
然后，如图2D所示，通过光刻和蚀刻将NMOS区域和PMOS区域中的 特定区域图案化，并且蚀刻位于暴露的沟槽中的第二衬层氮化硅膜212和氧 化物膜210。然后，如图2E所示，通过CVD (如PE-CVD或HDP-CVD) 在半导体衬底200的整个表面上和/或上方沉积电介质填充物214，包括填充 沟槽。电介质填充物220是一种可以完全填充沟槽的介电材料，并且可以由 USG (未掺杂的硅玻璃)膜或者氧化物膜制造。然后，通过CMP平面地去 除电介质填充物214，直到暴露出位于半导体衬底200的没有形成沟槽的部 分上的第一衬层氮化硅膜208或者第二衬层氮化硅膜212的表面。然后，通过蚀刻，从半导体衬底200的表面去除第二衬层氮化硅膜212、第一衬层氮 化硅膜208、氮化物膜204以及焊盘氧化物膜202。
然后，如图2F所示，在半导体衬底200中形成第一器件隔离层216和 第二器件隔离层218，其中，第一器件隔离层216具有形成在沟槽中的多层 衬层氮化硅膜208、 212，第二器件隔离层218具有形成在沟槽中的第一衬层 氮化硅膜208。依据将要制造的器件是NMOS晶体管或者PMOS晶体管，可 以选择性地形成具有良好的拉应力的器件隔离层218和具有良好的压应力的 器件隔离层216。由于沉积了第一衬层氮化硅膜208和第二衬层氮化硅膜212 的多层结构，如果必要，可以容易地选择性去除沟槽中的第二衬层氮化硅膜 212。因此，可以控制氮化物膜208和212的厚度，结果是可以精密地控制 丽OS禾口 PMOS的应力。
如上所述，依据本发明的实施例，在制造半导体器件的STI工艺过程中， 对NMOS和PMOS使用不同的衬层氮化硅膜。因此，NMOS和PMOS的应 力的方向可以被控制到预定的应力方向，即压力方向或拉力方向。
虽然以上对实施例进行了描述，但应理解的是，本领域普通技术人员可 以推导出落在此公开原理的精神和范围内的多种其它变化和实施例。更具体 地，可以在此公开、附图以及所附权利要求书的范围内对组件和/或主题组合 排列中的设置进行各种改变与变化。除了组件和/或设置的改变与变化之外， 本发明的其他应用对本领域技术人员而言也是显而易见的。
权利要求
1. 一种方法，包括如下步骤在半导体衬底中形成多个沟槽；通过热氧化在所述沟槽的侧面和底面上方形成氧化物膜；在包括所述沟槽的该半导体衬底的整个表面上方沉积第一衬层氮化硅膜；顺序进行在该第一衬层氮化硅膜上沉积氧化物膜的步骤以及在该氧化物膜上沉积第二衬层氮化硅膜的步骤；通过各向异性蚀刻和各向同性蚀刻，去除位于所述沟槽的预定的一个沟槽中的该第二衬层氮化硅膜和该氧化物膜；在包括所述沟槽的该半导体衬底的整个表面上方沉积电介质填充物；去除位于该半导体衬底的顶部表面上方的部分该电介质填充物；以及通过蚀刻部分该第一衬层氮化硅膜，在所述沟槽的第一组沟槽中形成具有多层衬层氮化硅膜的第一器件隔离层，并且在所述沟槽的其它沟槽中形成具有该第一衬层氮化硅膜的第二器件隔离层，其中，该第二衬层氮化硅膜和该氧化物膜形成在该半导体衬底的该顶部表面上方。
2. 如权利要求1所述的方法，其中形成所述沟槽的步骤包括 在该半导体衬底上方沉积焊盘氧化物膜和氮化物膜； 图案化该焊盘氧化物膜和该氮化物膜以暴露部分该半导体衬底；以及 将该半导体衬底的暴露部分蚀刻到预定深度以形成所述沟槽。
3. 如权利要求1所述的方法，其中根据将要制造的器件是NMOS晶体 管还是PMOS晶体管，选择性地应用该第一器件隔离层和该第二器件隔离 层。
4. 如权利要求3所述的方法，其中通过光刻和蚀刻来图案化该NMOS 的区域和该PMOS的区域中的特定区域。
5. 如权利要求1所述的方法，其中通过各向异性蚀刻和各向同性蚀刻而 进行该第二衬层氮化硅膜和该氧化物膜的去除。
6. 如权利要求1所述的方法，其中通过化学气相沉积去除部分该电介质 填充物。
7. —种方法，包括如下步骤在半导体衬底上方顺序形成第一氧化物膜和第一氮化物膜；形成暴露部分该半导体衬底的光致抗蚀剂图案；通过使用该光致抗蚀剂图案作为掩膜来蚀刻该半导体衬底的暴露部分，在该半导体衬底中形成沟槽；在所述沟槽的表面上方形成第二氧化物膜； 在该热氧化膜和该第一氮化物膜上方形成第二氮化物膜； 在该第二氮化物膜上方形成第三氧化物膜； 在该第三氧化物膜上方形成第三氮化物膜；去除位于所述沟槽的预定沟槽中的该第三氮化物膜和该第三氧化物膜； 在该半导体衬底的整个表面上方形成电介质膜，并填充所述沟槽； 去除部分该电介质膜，用于暴露位于预定的所述沟槽中的该第二氮化物膜和位于所述沟槽的剩余的沟槽中的该第三氮化物膜；通过从该半导体衬底的顶部表面去除该第一氮化物膜、该第二氮化物膜和该第三氮化物膜以及该第一氧化物膜，同时在所述沟槽中形成具有不同结构的第一器件隔离层和第二器件隔离层。
8. 如权利要求7所述的方法，其中该第二氧化物膜包括热氧化膜。
9. 如权利要求7所述的方法，其中该第二氮化物膜和该第三氮化物膜包 括氮化硅膜。
10. 如权利要求7所述的方法，其中通过各向异性蚀刻和各向同性蚀刻 而进行该第三氮化物膜和该第三氧化物膜的去除。
11. 如权利要求7所述的方法，其中通过化学气相沉积去除部分该电介 质膜。
12. —种装置，包括 半导体衬底；第一沟槽，形成在该半导体衬底中； 第二沟槽，形成在该半导体衬底中； 第一器件隔离层，形成在该第一沟槽中；以及第二器件隔离层，形成在该第二沟槽中，并且该第二器件隔离层具有和 该第一器件隔离层不同的结构。
13. 如权利要求12所述的装置，其中该第一器件隔离层包括第一氧化物膜，形成在该第一沟槽的壁上方，以与该半导体衬底接触；第一氮化物膜，形成在该第一氧化物膜上方并与该第一氧化物膜接触； 第二氧化物膜，形成在该第一氮化物膜上方并与该第一氮化物膜接触； 第二氮化物膜，形成在该第二氧化物膜上方并与该第二氧化物膜接触；以及第一电介质膜，形成在该第二氮化物膜上方并与该第二氮化物膜接触， 并填充该第一沟槽。
14. 如权利要求13所述的装置，其中该第二器件隔离层包括 第三氧化物膜，形成在该第二沟槽的壁上方，以与该半导体衬底接触； 第三氮化物膜，形成在该第三氧化物膜上方并与该第三氧化物膜接触；以及第二电介质膜，形成在该第三氮化物膜上方并与该第三氮化物膜接触， 并填充该第二沟槽。
15. 如权利要求14所述的装置，其中该第一氧化物膜和该第三氧化物膜 包括热氧化膜。
16. 如权利要求14所述的装置，其中该第一氮化物膜、该第二氮化物膜 和该第三氮化物膜包括氮化硅膜。
17. 如权利要求14所述的装置，其中该第一电介质膜和第二电介质膜包 括氧化物。
18. 如权利要求14所述的装置，其中该第一电介质膜和该第二电介质膜 包括未掺杂的硅玻璃。
19. 如权利要求13所述的装置，其中一部分该第一氧化物膜和第二氧化 物膜、该第一氮化物膜和第二氮化物膜以及该电介质膜形成在该半导体衬底 的顶部表面之上并从该第一沟槽突出。
20. 如权利要求14所述的装置，其中一部分该第三氧化物膜、该第三氮 化物膜和该第二电介质膜形成在该半导体衬底的顶部表面之上并从该第二 沟槽突出。
全文摘要
一种半导体器件，可以包括半导体衬底；第一沟槽，形成在该半导体衬底中；第二沟槽，形成在该半导体衬底中；第一器件隔离层，形成在该第一沟槽中；第二器件隔离层，形成在该第二沟槽中，并具有和该第一器件隔离层不同的结构。本发明在半导体器件中形成具有多层衬层氮化硅膜的器件隔离层。因此，可以将NMOS或PMOS的应力方向控制为预定的方向(拉力或压力)。结果，器件的性能可以最大化。尤其，由于使用了多层衬层氮化硅膜，因此可以通过控制衬层氮化硅膜的厚度，精密地控制NMOS和PMOS中的应力。
文档编号H01L21/762GK101452875SQ20081017629
公开日2009年6月10日 申请日期2008年11月21日 优先权日2007年12月3日
发明者金大均 申请人:东部高科股份有限公司