薄膜晶体管的制作方法

薄膜晶体管的制作方法
【专利摘要】本发明提供一种具有迁移率良好，应力耐受性也优异，并且湿蚀刻特性也良好的氧化物半导体层的薄膜晶体管。本发明的薄膜晶体管在基板上至少按顺序具有栅电极、栅极绝缘膜、氧化物半导体层、源-漏电极和保护膜，其中，所述氧化物半导体层是具有第一氧化物半导体层(IGZTO)和第二氧化物半导体层(IGZO)的层叠体。所述第二氧化物半导体层形成于所述栅极绝缘膜之上，并且所述第一氧化物半导体层形成于所述第二氧化物半导体层与所述保护膜之间，且在所述第一氧化物半导体层中，各金属元素相对于除去氧的全部金属元素的含量为，In:25％以下(不含0％)、Ga:5％以上、Zn:30.0～60.0％和Sn:8～30％。
【专利说明】薄膜晶体管

【技术领域】
[0001] 本发明涉及用于液晶显示器或有机EL显示器等的显示装置的薄膜晶体管（TFT)。

【背景技术】
[0002] 非晶（非晶质）氧化物半导体，与通用的非晶硅（a-Si)相比，具有高载流子迁移 率（也称为场效应迁移率。以下，有时仅称为"迁移率"。），光学带隙大，能够以低温成膜， 因此，期待其面向要求大型、高分辨率、高速驱动的新一代显示器和耐热性低的树脂基板等 的应用。
[0003] 使用氧化物半导体作为薄膜晶体管的半导体层时，不仅要求载流子浓度（迁移 率）高，而且要求TFT的开关特性（晶体管特性，TFT特性）优异。即，要求（1)通态电流 (对栅电极和漏电极施加正电压时的最大漏电流）高；(2)断态电流（分别对栅电极施加负 电压，对漏电极施加正电压时的漏电流）低；（3)S值（Subthreshold Swing,亚阈值摆幅，使 漏电流提高1位数量级所需要的栅电压）低；(4)阈值（向漏电极施加正电压，向栅电压施 加正负任意一种电压时，漏电流开始流通的电压，也称为阈值电压）在时间上不发生变化 而保持稳定（意味着在基板面内均勻）；并且，（5)迁移率商；等。
[0004] 作为具有这样的特性的氧化物半导体，通用的有由铟、镓、锌和氧构成的非晶氧化 物半导体（In-Ga-Zn-0,以下有时称为"IGZ0"。）（专利文献1、非专利文献1、非专利文献 2)。
[0005] 现有技术文献
[0006] 专利文献
[0007] 专利文献1 :日本专利第4568828号公报
[0008] 非专利文献
[0009] 非专利文献1 :固体物理，V0L44, P621 (2009)
[0010]非专利文献 2 :Nature，V0L432, P488 (2004)
[0011] 发明所要解决的课题
[0012] 还要求使用上述氧化物半导体层的薄膜晶体管对于施加电压或光照射等应力的 耐受性（应力施加前后的阈值电压的变化量少）优异。例如指出的有：在对于栅电极持续 施加电压时，或持续照射光吸收开始的蓝色波段时，在薄膜晶体管的栅极绝缘膜与半导体 层界面，电荷被捕获，由于半导体层内部的电荷的变化，所以阈值电压向负侧大幅变化（偏 移），由此导致TFT的开关特性发生变化。另外液晶面板驱动之时、或对栅电极施加负偏压 而使像素亮灯时等情况下，从液晶元件泄漏的光会照射到TFT上，而该光对于TFT施加应力 而成为图像斑驳和特性劣化的原因。实际使用薄膜晶体管时，若由于光照射和施加电压带 来的应力导致开关特性变化，则会招致显示装置自身的可靠性降低。
[0013] 另外，在有机EL显示器中也同样产生以下问题，S卩，从发光层泄漏的光照射到半 导体层上，而阈值电压等值发生偏差这样的问题。
[0014] 如此特别是阈值电压的偏移而招致具备TFT的液晶显示器或有机EL显示器等显 示装置自身的可靠性降低，因此迫切期望应力耐受性的提高。
[0015]此外在制作氧化物半导体薄膜和在其上具备源-漏电极的薄膜晶体管基板时，还 要求上述氧化物半导体薄膜对于湿蚀刻液等的药液具有高特性（湿蚀刻特性）。具体来说， 就是在TFT制作时的各工序中，因为所使用的湿蚀刻液的种类也有所不同，所以对于上述 氧化物半导体薄膜要求以下两个特性。
[0016](一）氧化物半导体薄膜对于氧化物半导体加工用湿蚀刻液具有优异的可溶性
[0017] S卩，要求借助加工氧化物半导体薄膜时所用的草酸等的有机酸系湿蚀刻液，上述 氧化物半导体薄膜以适当的速度被蚀刻，能够没有残渣地进行图案化。
[0018](二）氧化物半导体薄膜对于源-漏电极用湿蚀刻液为不溶性
[0019] S卩，要求借助对于成膜于氧化物半导体薄膜之上的源-漏电极用配线膜进行加工 时所用的湿蚀刻液（例如含有磷酸、硝酸、醋酸等的无机酸），源-漏电极以适当的速度被蚀 亥IJ，但不会使上述氧化物半导体薄膜的表面（背沟道）侧被上述湿蚀刻液削剥，或使损害侵 入而致使TFT特性和应力耐受性降低。
[0020] 湿蚀刻液的蚀刻程度（蚀刻速度）根据湿蚀刻液的种类也各不相同，但前述的 IGZ0对于草酸等湿蚀刻液具有优异的可溶性[S卩，上述（一）的氧化物半导体薄膜加工时 的湿蚀刻性优异]，而对于无机酸系湿蚀刻液的可溶性也高，也极容易被无机酸系湿蚀刻液 蚀亥lj。因此，在源-漏电极的由湿蚀刻液进行的加工时，存在IGZ0膜消失而TFT的制作困难 或TFT特性等降低这样的问题[即，上述（二）的源-漏电极加工时的湿蚀刻耐受性差]。 为了解决这样的问题，也研究过使用不会对IGZ0进行蚀刻的药液（NH 4F和H202的混合液） 作为源-漏电极用湿蚀刻液，但上述药液的寿命短且不稳定，因此量产性差。
[0021] 上述（二）的伴随源-漏电极的湿蚀刻的TFT特性等的降低特别会出现在不具有 图1所示的蚀刻阻挡层的背沟道蚀刻（BCE)结构的TFT中。
[0022] S卩，使用了氧化物半导体的底栅薄膜晶体管的结构大致区分为图1所示的不具有 蚀刻阻挡层的背沟道蚀刻型（BCE型）、和图2所示的具有蚀刻阻挡层8的蚀刻阻挡型（ESL 型）两类。
[0023] 图2中的蚀刻阻挡层8就是出于防止对源-漏电极5实施蚀刻时，氧化物半导体 层4受到损伤而晶体管特性降低的目的而完成的。根据图2,因为在源-漏电极加工时对半 导体层表面的损伤少，所以能够得到良好的TFT特性。作为上述蚀刻阻挡层，一般使用Si0 2 等绝缘膜。
[0024]相对于此，在图1中，因为不具有蚀刻阻挡层，所以能够使工序数简略化，生产性 优异。即，根据制造方法，在蚀刻时即使不设置蚀刻阻挡层，仍可对氧化物半导体层4不造 成损伤，例如利用剥离法加工源-漏电极5时对氧化物半导体层4没有损伤，因此不需要蚀 刻阻挡层，这种情况下使用图1的BCE型。或者，使用即使无蚀刻阻挡层也能够发挥良好的 TFT特性而开发的特别的湿蚀刻液时，可以使用图1的BCE型。
[0025] 如上所述，从薄膜晶体管的削减制作成本和工序简略化的观点出发，推荐使用不 具有蚀刻阻挡层的图1的BCE型，但前述的湿蚀刻时的问题非常令人担忧。当然，在图2的 ESL型中，根据湿蚀刻液的种类不同，也有可能产生上述问题。


【发明内容】

[0026] 本发明鉴于上述情况而完成的，其目的在于，提供一种具备如下半导体层用氧化 物的薄膜晶体管，该半导体层用氧化物在不具有蚀刻阻挡层的BCE型的薄膜晶体管中，保 持高的场效应迁移率，且对于光、偏压应力等的阈值电压的变化量小，应力耐受性优异，并 且（一）对于氧化物半导体加工用湿蚀刻液具有优异的可溶性；（二）对于在使源-漏电 极图案化时所用的湿蚀刻液具有优异的耐受性。
[0027] 另外目的在于，提供一种具备如下半导体层用氧化物的薄膜晶体管，该半导体层 用氧化物在具有蚀刻阻挡层的ESL型的薄膜晶体管中，保持高的场效应迁移率，且应力耐 受性优异，并且（一）对于氧化物半导体加工用湿蚀刻液具有优异的可溶性。
[0028] 用于解决课题的手段
[0029] 能够解决上述课题的本发明的薄膜晶体管是在基板上至少按顺序具有栅电极、栅 极绝缘膜、氧化物半导体层、源-漏电极和保护所述源-漏电极的保护膜的薄膜晶体管，具 有如下要点：所述氧化物半导体层是具有由In、Ga、Zn、Sn和0构成的第一氧化物半导体层 以及由In、Ga、Zn和0构成的第二氧化物半导体层的层叠体，所述第二氧化物半导体层形 成于所述栅极绝缘膜之上，并且所述第一氧化物半导体层形成于所述第二氧化物半导体层 与所述保护膜之间，并且在所述第一氧化物半导体层中，各金属元素相对于除去氧的全部 金属兀素的含量（原子％，下同）为，In :25%以下（不含0% )、Ga :5%以上、Zn :30. 0? 60. 0%、和 Sn :8 ?30%。
[0030] 所述第一氧化物半导体层相对于源-漏电极用湿蚀刻液的蚀刻速率，优选为所述 源-漏电极的蚀刻速率的1/2以下。
[0031] 另外本发明的薄膜晶体管是在基板上按顺序至少具有栅电极、栅极绝缘膜、氧化 物半导体层、源-漏电极、蚀刻阻挡层和保护所述源-漏电极的保护膜的薄膜晶体管，具有 如下要点：所述氧化物半导体层是具有由In、Ga、Zn、Sn和0构成的第一氧化物半导体层以 及由In、Ga、Zn和0构成的第二氧化物半导体层的层叠体，所述第一氧化物半导体层形成 于所述第二氧化物半导体层与所述蚀刻阻挡层之间，并且在所述第一氧化物半导体层中， 各金属元素相对于除去氧的全部金属元素的含量（原子％，下同）为，In :25%以下（不含 0% )、Ga :8. 0% 以上、Zn :30. 0 ?60. 0%、和 Sn :5 ?35%。
[0032] 此外还优选第二氧化物半导体层的厚度为0. 5nm以上。
[0033] 本发明还包括具备上述薄膜晶体管的显示装置。
[0034] 发明效果
[0035] 根据本发明，能够提供一种具备如下半导体层用氧化物的薄膜晶体管，该半导体 层用氧化物在不具有蚀刻阻挡层的BCE型的薄膜晶体管中的迁移率高，薄膜晶体管的开关 特性和应力耐受性（施加光照射和负偏压前后的阈值电压的偏移量少）优异，并且具有湿 蚀刻特性，即，（一）对于氧化物半导体加工用湿蚀刻液具有优异的可溶性（湿蚀刻性）； (二）对于源-漏电极用湿蚀刻液具有优异的耐受性（湿蚀刻耐受性）。
[0036] 另外提供一种具备如下半导体层用氧化物的薄膜晶体管，该半导体层用氧化物在 具有蚀刻阻挡层的ESL型的薄膜晶体管中的迁移率高，薄膜晶体管的开关特性和应力耐受 性（施加光照射和负偏压前后的阈值电压的偏移量少）优异，并且具有湿蚀刻特性，即， (一）对于氧化物半导体加二E用湿蚀刻液具有优异的可溶性（湿蚀刻性）。

【专利附图】

【附图说明】
[0037] 图1是用于说明具备现有的氧化物半导体层（单层）的薄膜晶体管（BCE型）的 示意剖面图。
[0038] 图2是用于说明具备现有的氧化物半导体层（单层）的薄膜晶体管（ESL型）的 示意剖面图。
[0039] 图3是用于说明具备第二氧化物半导体层（从基板侧看位于下侧）和第一氧化物 半导体层（从基板侧位于上侧）的层叠体作为本发明所用的氧化物半导体层的薄膜晶体管 (BCE型）的示意剖面图。
[0040] 图4是用于说明具备第二氧化物半导体层（从基板侧看位于下侧）和第一氧化物 半导体层（从基板侧看位于上侧）的层叠体作为本发明所用的氧化物半导体层的薄膜晶体 管（ESL型）的示意剖面图。

【具体实施方式】
[0041] 本发明人发现，如果使IGZ0(有时表述为"第二氧化物半导体层"。）以及由规定 的组成所构成的In、Ga、Zn、Sn和0(以下，有时表述为"IGZT0"。）构成的氧化物（以下， 有时表述为"第一氧化物半导体层"。）层叠而构成氧化物半导体层，则可达到预期的目的， 从而完成了本发明。
[0042] 在本说明书中所谓"应力耐受性优异"是指，利用后述的实施例所述的方法，进行 一边对于试样照射白色光，一边对栅电极持续施加负偏压的应力施加试验进行2小时时， 应力施加试验前后的阈值电压（Vth)的偏移量AVth (绝对值）在IGZ0单层为AVth以下。 [0043] 在本说明书中所谓"湿蚀刻特性优异"是指，在不具有蚀刻阻挡层的BCE型的情况 下，满足下述（一）湿蚀刻性优异，以及（二）湿蚀刻耐受性优异，在具有蚀刻阻挡层的ESL 型的情况下，满足下述（一）湿蚀刻性优异。还有，以下有时将湿蚀刻性和湿蚀刻耐受性统 称为"湿蚀刻特性"。
[0044](一）对于氧化物半导体加工用湿蚀刻液具有优异的可溶性（湿蚀刻性优异）。即 表示，具有本发明的层叠结构的氧化物半导体薄膜的第一、第二氧化物半导体层借助在加 工氧化物半导体薄膜时所用的草酸等有机酸系湿蚀刻液，以大体同程度（〇. 1?4倍）的蚀 刻速率被蚀刻，能够无残渣地进行图案化。
[0045](二）表示以湿蚀刻液使源-漏电极图案化时，虽然源-漏电极被蚀刻，但氧化物 半导体层对于上述湿蚀刻液为不溶性（湿蚀刻耐受性优异）。在本说明书中，为了测定的简 便化，以后述的实施例的方式在基板上成膜氧化物半导体薄膜，测定以源-漏电极用湿蚀 刻液进行图案化时的蚀刻速度，如果这时的第一氧化物半导体层的蚀刻速度是源-漏电极 的蚀刻速度的1/2以下，则评价为对于源-漏电极用湿蚀刻液的湿蚀刻耐受性优异。具有 上述范围的蚀刻速度的氧化物半导体薄膜难以被上述湿蚀刻液蚀刻，因此氧化物半导体层 的表面（背沟道）侧不会被上述湿蚀刻液削剥，从而不会有损伤进入而导致TFT特性和应 力耐受性降低。
[0046] 以下，说明达成本发明的情况，并对于本发明加以详述。
[0047] 如上所述，IGZ0作为迁移率高的氧化物半导体层已被通用，但要求应对显示器的 大型化、高速驱动化的更高的应力耐受性。
[0048]因此本发明人为了提高作为氧化物半导体层有用的IGZ0的应力耐受性，而反复 进行了各种研究。
[0049]其结果发现，如果成为使IGZ0与Si02、A1203、Hf0 2等绝缘体所构成的保护膜（BCE 型）或蚀刻阻挡层（ESL型）（以下，有时将其统称为"氧化物系绝缘体"。）接触的结构时， 则IGZ0与氧化物系绝缘体的界面由于异种材料的接触，从而在IGZ0的界面容易形成因氧 缺陷而造成的陷阱能级。
[0050]因此在本发明中，使IGZT0所构成的第一氧化物半导体层介于由IGZ0构成的第二 氧化物半导体层与氧化物绝缘体之间，使氧化物半导体层成为第一、第二氧化物半导体层 的层叠结构。
[0051]即，在本发明中，在氧化物系绝缘体与第二氧化物半导体层之间，作为第二氧化物 半导体层的保护层而设置第一氧化物半导体层。因此，第二氧化物半导体层不会与氧化物 系绝缘体直接接触，从而能够抑制因上述氧缺损引起的陷阱能级的形成。
[0052]还有，第一氧化物半导体层和第二氧化物半导体层在有无Sn这一点上，构成元素 严格地不同，但除了 Sn以外的元素重复，因此通过适当控制第一氧化物半导体层的构成元 素的比率，能够抑制在第一氧化物半导体层与第二氧化物半导体层的接触界面形成陷阱能 级。其结果被认为是，第二氧化物半导体层的界面结构稳定化，保持高迁移率，并且应力耐 受:性提_。
[0053]另外，不仅在第一氧化物半导体层与氧化物系绝缘体的界面难以发生氧缺损，而 且氧化物半导体层整体的迁移率能够由第二氧化物半导体层充分确保，因此几乎不会使氧 化物半导体层整体的迁移率等的TFT特性降低。
[0054]此外在本发明中，由上述层叠结构能够改善氧化物半导体层的湿蚀刻特性。即，对 于BCE型、ESL型而言，（一）本发明的氧化物半导体层对于氧化物半导体加工用湿蚀刻液 均具有优异的可溶性（湿蚀刻性优异）。若使氧化物半导体层成为层叠结构，则由于金属的 种类和含量的差异，在形成配线图案时，有在第一层和第二层侧面蚀刻量不同等而不能图 案化成为期望的形状等问题发生。然而在本发明中，通过适当地控制第一氧化物半导体层 和第二氧化物半导体层的成分组成以及组成比，能够使第一氧化物半导体层和第二氧化物 半导体层的蚀刻速率达到同等。
[0055]另外，在BCE型的情况下，（二）本发明的第一氧化物半导体层对于源-漏电极用 湿蚀刻液的不溶性高（湿蚀刻耐受性优异）。本发明的第一氧化物半导体层难以被无机酸 系湿蚀刻液蚀刻，因此氧化物半导体层的表面（背沟道）侧不会被上述湿蚀刻液削剥或损 伤侵入，而导致TFT特性、应力耐受性降低。
[0056]构成第一氧化物半导体层的各金属兀素（In、Ga、Zn、Sn)的含量（相对于第一氧 化物半导体层中所含的全部金属元素的比例（除氧以外），下同）考虑第二氧化物半导体层 的种类、组成比、迁移率、载流子密度和湿蚀刻特性等决定即可。
[0057] In :BCE型、ESL型均为25%以下（不含0%)
[0058]In对于氧化物半导体层的减阻是有效的元素。为了使这样的效果有效地显现，无 论是BCE型、ESL型的何种情况，均优选为1 %以上，更优选为3%以上，进一步优选为5%以 上。另一方面，若In含量过多，则应力耐受性降低，因此第一氧化物半导体层无论在何种情 况均为25%以下，优选为23%以下，更优选为20%以下。
[0059] Ga:BCE型的情况下为5%以上，ESL型的情况下为8. 0%以上
[0060] Ga抑制氧缺损的发生，对于提高应力耐受性是有效的元素。为了有效地显现这样 的效果，不具有蚀刻阻挡层的BCE型的情况下为5%以上，优选为10%以上，更优选为15% 以上。另一方面，有蚀刻阻挡层的ESL型的情况下为8.0%以上，优选为10%以上，更优选 为12%以上。若Ga含量过多，则承担电子的传导通路的In和Sn量相对地降低，结果是迁 移率降低。因此Ga含量无论是BCE型、ESL型的何种情况，均优选为40%以下，更优选为 30%以下，进一步优选为20%以下。
[0061] Zn :BCE 型、ESL 型均为 30. 0 ?60. 0%
[0062] Zn是对湿蚀刻速率造成影响的元素，若Zn过少，则氧化物半导体加工用湿蚀刻液 的湿蚀刻性变差。另外若Zn过少，则非晶结构变得不稳定，TFT无法进行开关操作。因此 Zn含量无论是BCE型、ESL型的何种情况均为30. 0%以上，优选为35%以上，更优选为40% 以上。另一方面，若Zn含量过多，则对于氧化物半导体加工用湿蚀刻液的湿蚀刻速率变得 过快，难以成为期望的图案形状。另外氧化物半导体薄膜结晶化或In和Sn等的含量相对 地减少，从而应力耐受性劣化。因此Zn含量无论哪种情况均为60. 0%以下，优选为57%以 下，更优选为55%以下。
[0063] Sn :BCE型的情况下为8?30%，ESL型的情况下为5?35%
[0064] Sn是对于提高迁移率、提高湿蚀刻耐受性有效的元素。若Sn含量过少，则应力耐 受性劣化或湿蚀刻速度增加，对源_漏电极进行湿蚀刻时，招致构成氧化物半导体层的薄 膜的膜厚减少或对表面的损伤增加，因此带来TFT特性的降低。另外，对于氧化物半导体加 工用湿蚀刻液而言，的湿蚀刻性也变差。因此不具有蚀刻阻挡层的BCE型时为8%以上，优 选为10%以上，更优选为12%以上。ESL型时为5%以上，优选为8%以上，更优选为10% 以上。若Sn含量过多，则应力耐受性降低且对于氧化物半导体加工用湿蚀刻液的湿蚀刻速 率降低。特别是在作为氧化物半导体加工用湿蚀刻液通用的草酸等有机酸中不溶，不能进 行氧化物半导体层的加工。因此BCE型时为30%以下，优选为28%以下，更优选为25%以 下。另一方面，ESL型时为35%以下，优选为30%以下，更优选为25%以下。
[0065] 在BCE型、ESL型中，对于作为第一氧化物半导体层的优选的组成而言，考虑上述 各金属元素的平衡，均优选以有效发挥期望的特性的方式设定适当的范围。
[0066] 对于构成本发明的第二氧化物半导体层的金属元素（In、Ga、Zn)的各金属之间的 比率而言，只要含有这些金属的氧化物具有非晶相，并且在显示半导体特性的范围，则没有 特别限定。不过由于通过以上述方式添加的金属元素的含量（原子％)会对迁移率、湿蚀 刻特性造成不良影响，因此期望适当进行调整。例如期望湿蚀刻时的蚀刻速率在第一氧化 物半导体层和第二氧化物半导体层大致为同程度，因此以蚀刻速率比大致为同程度（蚀刻 速率比为0. 1?4倍）的方式调整成分组成即可。
[0067] 对于本发明的第二氧化物半导体层的厚度而言，BCE型、ESL型均没有特别限定， 但若第二氧化物半导体层过薄，则基板面内的特性（迁移率、S值、Vth等TFT特性）有可能 产生偏差。因此，从充分地抑制特性的偏差这一观点出发，期望第二氧化物半导体层的厚度 优选为〇? 5nm以上，更优选为5nm以上，进一步优选为10nm以上。另一方面，若过厚则氧化 物半导体层的加工性变差，或蚀刻成膜花费时间而生产成本增加，因此优选为l〇〇nm以下， 更优选为50nm以下。
[0068] 另外第一氧化物半导体层的厚度，BCE型、ESL型也均没有特别限定，但若第一氧 化物半导体层的厚度过薄，则形成上述第一氧化物半导体层的效果无法充分发挥，因此在 任意一种情况下，均期望优选为20nm以上，更优选为30nm以上。另一方面，若过厚则迁移 率有可能降低，因此任意一种情况下，均期望优选为50nm以下，更优选为40nm以下。
[0069] 对于第二氧化物半导体层和第一氧化物半导体层的合计的膜厚而言，在BCE型、 ESL型中均在上述范围内适当组合即可，若氧化物半导体层整体的膜厚过厚，则生产成本 增加或阻碍薄膜晶体管的薄型化，因此在任意一种情况下，均优选为l〇〇nm以下，更优选为 50nm以下。合计膜厚的下限为采用能够发挥上述各氧化物半导体层的效果的程度的膜厚即 可。
[0070] 接下来，对于本发明的第一氧化物半导体层（IGZT0)和第二氧化物半导体层 (IGZ0/IZT0)的层叠结构的优选的实施方式进行说明。
[0071] 首先，在现有例中，如图1 (无蚀刻阻挡层：BCE型），图2 (有蚀刻阻挡层：ESL型） 所示，由IGZ0所构成的第二氧化物半导体层4 (单层）构成为第二氧化物半导体层4与保 护膜6 (图1)或蚀刻阻挡层8 (图2)以及栅极绝缘膜3直接接触的构成。
[0072] 图3是本发明的BCE型的优选实施方式的一例。因为第二氧化物半导体层4 (IGZ0) 在与保护膜6的界面容易形成因氧缺损造成的陷阱能级，所以通过将第一氧化物半导体层 4A(IGZT0)形成于第二氧化物半导体层（IGZ0)与保护膜6之间，也能够保护第二氧化物半 导体层，以避免氧缺损造成的问题和源-漏电极用湿蚀刻液。
[0073] 在图示例中，以使第一氧化物半导体层4A与保护膜6直接接触的方式构成，也可 以使其他的层介于第一氧化物半导体层4A与保护膜6之间。
[0074] 图4是本发明的ESL型的优选实施方式的另一例。第一氧化物半导体层4A形成 于第二氧化物半导体层4与蚀刻阻挡层8之间。在图示例中，以使第一氧化物半导体层4A 与蚀刻阻挡层8直接接触的方式构成，也可以使其他的层介于第一氧化物半导体层4A和蚀 刻阻挡层8之间。因为第二氧化物半导体层4 (IGZ0)在与蚀刻阻挡层8的界面容易形成因 氧缺损造成的陷阱能级，所以通过将第一氧化物半导体层4A(IGZT0)形成于第二氧化物半 导体层4(IGZ0)和蚀刻阻挡层之间，能够消除这样的问题。另外，第二氧化物半导体层4因 为迁移率高，所以不将其配置在蚀刻阻挡层8侧，而是配置在电流大量流过的栅极绝缘膜3 侦牝由此能够实现高迁移率。
[0075] 接下来，对于本发明的氧化物半导体层的制造方法进行说明。
[0076] 优选上述由IGZ0构成的第二氧化物半导体层以及由IGZT0构成的第一氧化物半 导体层以溅射法使用溅射靶（以下，称为"靶"。）成膜。根据溅射法，能够容易地形成成分、 膜厚在膜面内均匀性优异的薄膜。另外，也可以通过涂布法等化学成膜法形成氧化物。
[0077] 作为用于溅射法的靶，优选使用含有前述的元素，与期望的氧化物同一组成的溅 射靶，由此，能够形成组成偏差少的期望成分组成的薄膜。具体来说，作为成膜第二氧化物 半导体层的靶，可以使用由In、Ga及Zn构成的氧化物靶（IGZ0靶）。
[0078] 另外作为成膜第一氧化物半导体层的靶，可以使用由In、Ga、Zn及Sn构成的氧化 物靶（IGZT0靶）。
[0079] 或者，也可以用使组成不同的两个靶同时放电的共溅射法（Co-Sputter法）成膜。 或者还可以使用含有上述元素的至少两种以上的混合物的氧化物靶。
[0080] 上述靶可以通过例如粉末烧结法制造。
[0081]以溅射法成膜第二氧化物半导体层和第一氧化物半导体层时，优选保持真空状态 连续地成膜。这是由于，若在成膜第二氧化物半导体层和第一氧化物半导体层时曝露在大 气中，则空气中的水分、有机成分附着在薄膜表面，成为污染（品质不良）的原因。
[0082] 使用上述靶以溅射法成膜时，为了插补在溅射成膜时从薄膜中脱离的氧，尽可能 提高氧化物半导体层的密度（优选为6. Og/cm3以上），优选适当地控制成膜时的气压、氧 添加量（氧的分压）、向溅射靶的接通功率、基板温度、T-S间距离（溅射靶与基板的距离） 等。
[0083] 具体来说，例如，优选以下述溅射条件进行成膜。
[0084] 使用上述靶进行溅射时，优选将基板温度大体控制在室温?200°C左右，适当地控 制氧添加量而进行。
[0085] 只要以作为半导体而表现出工作的方式，氧添加量根据溅射装置的构成、靶组成 等适当控制即可，优选以半导体载流子浓度为1〇 15?l〇16cnr3的方式添加氧量。
[0086] 另外，优选适当地控制溅射成膜时的气压、对溅射靶的接通功率、T-S间距离（溅 射靶与基板的距离）等，调整氧化物半导体层的密度。例如，为了抑制溅射原子间的散射， 成膜时的总气压越低越好，越能够形成致密（高密度）的膜。优选的气压大致优选在1? 3mTorr的范围内。另外接通功率也越高越好，推荐大致设定在200W以上。
[0087] 另外氧化物半导体层的密度根据成膜后的热处理条件也会受到影响，因此优选也 适当控制成膜后的热处理条件。成膜后的热处理，优选例如在大气气氛和水蒸气气氛下，大 致以250?400°C进行10分钟?3小时左右。这样的热处理在例如TFT的制造过程的热过 程也可以控制。例如通过进行预退火处理（对氧化膜半导体层进行湿蚀刻之后的图案化后 的热处理）能够提高密度。
[0088] 在本发明中，也包括具备上述氧化物作为TFT的半导体层的TFT。TFT中只要上述 氧化物半导体层具备第二氧化物半导体层和第一氧化物半导体层的层叠结构即可，对于包 括栅极绝缘膜在内的其他的构成没有特别限定。例如在基板上设置栅电极、栅极绝缘膜、上 述氧化物半导体层、源电极、漏电极（有时将源电极和漏电极总称为源_漏电极）、保护膜及 蚀刻阻挡层时，至少具有蚀刻阻挡层（ESL型）即可，如果其构成是通常采用的构成，则没有 特别限定。还有，保护膜以在图中也有所显示的方式，形成于源-漏电极的上侧，但也可以 在保护栅极绝缘膜、上述氧化物半导体层、源-漏电极的主旨下形成。
[0089] 以下，边参照图3边说明不具有蚀刻阻挡层的BCE型TFT的制造方法的实施方式。 图3和以下的制造方法表示本发明优选实施方式的一例，但并没有限定于此的意思。例如 在图3中示出了底栅型结构的TFT，但并不限定于此，也可以是在氧化物半导体层之上按顺 序具备栅极绝缘膜和栅电极的顶栅型TFT。
[0090] 在图3中，在基板1上形成有栅电极2和栅极绝缘膜3,其上形成有第二氧化物 半导体层4。在第二氧化物半导体层4上形成有第一氧化物半导体层4A，进而在其上形成 源-漏电极5,之上形成有保护膜（绝缘膜）6,透明导电膜（未图示）经由接触孔7,与漏电 极5电连接。
[0091]在基板1上形成栅电极2和栅极绝缘膜3的方法没有特别限定，可以采用通常使 用的方法。另外，栅电极2和栅极绝缘膜3的种类也没有特别限定，可以使用通用的部件。 例如作为栅电极，可以优选使用电阻率低的A1和Cu金属、耐热性高的Mo、Cr、Ti等高熔点 金属或它们的合金。另外，作为栅极绝缘膜3,可代表性地例示氮化硅膜（SiN)、氧化硅膜 (Si02)、氮氧化硅膜（SiON)等。除此以外，也可以使用A1 203和Y203等氧化物、或将它们加 以层叠的部件。
[0092] 接着，形成氧化物半导体层（从基板侧按顺序为第二氧化物半导体层4、第一氧化 物半导体层4A)。第二氧化物半导体层4也可以通过使用IGZ0靶的DC溅射法或RF溅射法 成膜。同样，第一氧化物半导体层4A也可以通过使用构成第一氧化物半导体层4A的IGZT0 靶的DC溅射法或RF溅射法成膜。
[0093] 优选使第二氧化物半导体层4、第一氧化物半导体层4A依次经真空一环连续成 膜。这时，若控制第一氧化物半导体而使之满足上述的组成，则溅射速率提高，并且湿蚀刻 特性也提_。
[0094] 对于氧化物半导体层进行湿蚀刻后，进行图案化。在紧接图案化之后，为了改善氧 化物半导体层的膜质而优选进行热处理（预退火），由此，晶体管特性的通态电流和场效应 迁移率上升，使得晶体管性能提高。作为预退火条件，例如，可列举温度：约250?400°C、 时间：约10分钟?1小时等。
[0095] 预退火之后形成源-漏电极。源-漏电极5的种类未特别限定，能够使用通用的。 例如与栅电极同样，也可以使用Mo、A1和Cu等的金属或合金。
[0096]作为源_漏电极5的形成方法，例如可以通过磁控溅射法成膜金属薄膜后，通过光 刻使之图案化，进行湿蚀刻而形成电极。
[0097] 接着，在氧化物半导体层4A、源-漏电极5之上通过CVD (Chemical Vapor Deposition)法成膜保护膜6。保护膜6可以使用Si02、Si0N或SiN等。另外，也可以使用 溅射法形成保护膜6。氧化物半导体层4A的表面由于CVD造成的等离子体损伤而容易发生 导通化（推测可能是由于在第一氧化物半导体表面生成的氧缺陷成为电子供体。），因此也 可以在保护膜6的成膜前进行N 20等离子体照射。N20等离子体的照射条件采用例如下述 文献所述的条件即可。
[0098] J.Park等，Appl.Phys.Lett.，1993, 053505 (2008)
[0099] 接着，基于常规方法，经由接触孔7将透明导电膜与漏电极5电连接。透明导电膜 和漏电极的种类未特别限定，可以使用通常所用的部件。作为漏电极，可以使用例如前述的 源-漏电极中例示的漏电极。
[0100] 以下，边参照图4边说明具有蚀刻阻挡层的ESL型TFT的制造方法的实施方式。图 4和以下的制造方法中示出了本发明的优选实施方式的一例，但并没有限定于此的意思。例 如在图4中，虽然示出的是底栅型结构的TFT，但并不限定于此，也可以是在氧化物半导体 层之上按顺序具备栅极绝缘膜和栅电极的顶栅型TFT。在顶栅型TFT中，使第一氧化物半导 体层介于第二氧化物半导体层与蚀刻阻挡层之间即可。
[0101] 在图4中，在基板1上形成有栅电极2和栅极绝缘膜3,其上形成有第二氧化物半 导体层4。在第二氧化物半导体层4上形成有第一氧化物半导体层4A，进而在其上形成蚀 刻阻挡层8、源-漏电极5,之上形成有保护膜（绝缘膜）6,透明导电膜（未图示）经由接触 孔7,与漏电极5电连接。
[0102] 在基板1上形成栅电极2和栅极绝缘膜3的方法没有特别限定，可以采用通常所 用的方法。另外，栅电极2和栅极绝缘膜3的种类也没有特别限定，可以使用通用的部件。 例如作为栅电极，可以优选使用电阻率低的A1和Cu金属、耐热性高的Mo、Cr、Ti等高熔点 金属、或它们的合金。另外，作为栅极绝缘膜3,可代表性地例示氮化硅膜（SiN)、氧化硅膜 (Si0 2)、氮氧化硅膜（SiON)等。除此以外，也可以使用A1203和Y20 3等氧化物、或将它们加 以层叠的部件。
[0103] 接着，形成氧化物半导体层（从基板侧按顺序为第二氧化物半导体层4、第一氧化 物半导体层4A)。第二氧化物半导体层4也可以通过使用IGZ0靶的DC溅射法或RF溅射法 成膜。同样，第一氧化物半导体层4A也可以通过使用构成第一氧化物半导体层4A的IGZT0 靶的DC溅射法或RF溅射法成膜。
[0104] 优选使第二氧化物半导体层4、第一氧化物半导体层4A依次经真空一环连续成 膜。这时，若控制第一氧化物半导体而使之满足上述的组成，则溅射速率提高，并且湿蚀刻 特性也提_。
[0105] 对于氧化物半导体层进行湿蚀刻后，进行图案化。在紧接图案化之后，为了改善氧 化物半导体层的膜质而优选进行热处理（预退火），由此，晶体管特性的通态电流和场效应 迁移率上升，使得晶体管性能提高。作为预退火条件，例如，可列举温度：约250?400°C、 时间：约10分钟?1小时等。
[0106] 预退火之后形成蚀刻阻挡层8。蚀刻阻挡层8 -般使用的是Si02等绝缘膜。若不 形成蚀刻阻挡层8而形成源-漏电极5,则有可能对源-漏电极5实施蚀刻时，氧化物半导 体层受到损伤，而晶体管特性降低。蚀刻阻挡层8的利类没有特别限定，使用通用的蚀刻阻 挡层即可，例如与保护膜同样，由Si0 2等形成即可。
[0107] 源-漏电极5的种类未特别限定，可以使用通用的源-漏电极。例如也可以与栅 电极同样使用Mo、A1和Cu等金属或合金。电极的形成广泛使用溅射法。
[0108] 作为源_漏电极5的形成方法，例如可以通过磁控溅射法成膜金属薄膜后，通过光 刻使之图案化，进行湿蚀刻而形成电极。
[0109] 接着，在氧化物半导体层4A、源-漏电极5之上通过CVD (Chemical Vapor Deposition)法成膜保护膜6。保护膜6可以使用Si02、Si0N或SiN等。另外，也可以使用 溅射法形成保护膜6。
[0110] 接着，基于常规方法，经由接触孔7将透明导电膜与漏电极5电连接。透明导电膜 和漏电极的种类未特别限定，可以使用通常所用的部件。作为漏电极，可以使用例如前述的 源-漏电极中例示的漏电极。
[0111] 本申请基于2012年6月6日申请的日本国专利申请第2012-129398号主张优先 权的利益。2012年6月6日申请的日本国专利申请第2012-129398号的说明书的全部内 容，在本申请中用于参考而援引。
[0112] 实施例
[0113] 以下，列举实施例更具体地说明本发明，但本发明不受下述实施例限制，在能够符 合前、后述的主旨的范围内也可以适当变更实施，这些均包含在本发明的技术范围内。
[0114] 实施例1(BCE型）
[0115](应力耐受性的评价）
[0116] 制作具有氧化物半导体层的TFT (图1、图3)，评价应力耐受性。
[0117] 首先，在玻璃基板1 (Corning公司制造的EAGLE XG，直径lOOmmX厚度0. 7mm)上， 依次作为栅电极2将Mo薄膜成膜为lOOnm，以及作为栅极绝缘膜3成膜Si02 (200nm)。栅电 极2使用纯Mo的溅射靶，通过DC溅射法，以成膜温度：室温、成膜功率：300W、载气：Ar、气 压：2mTorr、Ar气流量：20sccm的条件进行成膜。另外，栅极绝缘膜3使用等离子体CVD法， 以载气：SiHjPN 20的混合气体、成膜功率：100W、成膜时的气压：133Pa、成膜温度：320°C的 条件进行成膜。
[0118] 其次，在栅极绝缘膜3上成膜第二氧化物半导体层4(IGZ0 :以原子％比计为 In : Ga : Zn=l : 1 : 1)之后，使用具有氧化物半导体层的组成相应组成的氧化物溅射 靶，通过下述条件的溅射法，以规定的膜厚成膜表1所示的组成的氧化物半导体层（第一氧 化物半导体层4A)(表1中，No. 1?10 ;图3)。还有，在以下的实施例中，只要没有特别指 出，则使第一氧化物半导体层的膜厚为30nm，使第二氧化物半导体层的膜厚为10nm而进行 实验。
[0119] 还有，在图1的例子中，氧化物半导体层只有第二氧化物半导体层4(单层），第一 氧化物半导体层4A未成膜。
[0120] 构成氧化物半导体层的第二氧化物半导体层4和第一氧化物半导体层4A的成膜， 在途中对腔室不开放大气，连续地进行成膜。
[0121] 按照这样得到的氧化物半导体层中的金属元素的各含量通过XPS(X_ray Photoelectron Spectroscopy)法进行分析。第一、第二氧化物半导体层的金属元素的含量 与用于成膜的氧化物溅射靶中的金属元素的含量的组成比相同。
[0122] 第二氧化物半导体层4、第一氧化物半导体层4A的成膜均使用DC溅射法成膜。溅 射所使用的装置是（株）ULVAC公司制造的" CS-200 "，溅射条件如下。
[0123] 基板温度：室温
[0124] 气压：lmTorr
[0125] 氧分压：〇y(Ar+02) X 100 = 4%
[0126] 成膜功率密度：2. 55W/cm2
[0127] 按照上述这样成膜氧化物半导体层后，通过光刻和湿蚀刻进行图案化。作为湿蚀 刻液，使用关东化学社制造的" IT0-07N"。
[0128] 使氧化物半导体层图案化之后，为了使膜质提高而进行预退火处理。预退火在大 气气氛中以350°C进行1小时。
[0129] 其次，使用纯Mo,通过剥离法形成源-漏电极5。具体来说使用光刻胶进行图案化 后，通过DC溅射法成膜Mo薄膜（膜厚为100nm)。源-漏电极用Mo薄膜的成膜条件与上述 栅电极相同。其后，通过光刻和湿蚀刻进行图案化。湿蚀刻液使用nagasechemtex公司制 造的"AC101"。具体来说就是使用混酸蚀刻剂（AC101 :纯水=1 : 0. 75)，一边将液温保 持在室温一边切实地进行图案化，并且为了防止源-漏电极的短路，而进行对于膜厚相当 于20%的过度蚀刻。接着，在丙酮液中放入超声波清洗器中除去多余的光刻胶，使TFT的沟 道长度为10 y m,沟道宽度为25 ii m。
[0130] 按照这样形成源-漏电极5后，在其上形成保护氧化物半导体层的保护膜6。作 为保护膜6,使用Si0 2 (膜厚100nm)和SiN (膜厚150nm)的层叠膜（合计膜厚350nm)。上 述Si02和SiN的形成通过使用SUMC0公司制造的"H)-220NL"，并利用等离子体CVD法来进 行。在本实施例中，利用N20气进行等离子体处理后，依次形成Si02膜和SiN膜。Si0 2膜的 形成使用N20和SiH4的混合气体，SiN膜的形成使用SiH4、N 2、NH3的混合气体。任意一种情 况下，成膜功率均为100W，成膜温度均为150°C。
[0131] 接着通过光刻和干蚀刻，在保护膜6上形成用于晶体管特性评价用测试的接触孔 7。
[0132] 对于按照这样得到的各TFT，按以下方式评价施加光照射和负偏压应力后的应力 耐受性。
[0133] 在本实施例中，进行了一边对栅电极施加负偏压、一边照射光（白色光）的应力施 加试验。应力施加条件如下。作为光的波长，选择了接近氧化物半导体的带隙，晶体管特性 容易变动的400nm左右。
[0134]栅电压：_20V
[0135] 基板温度：60°C
[0136] 光应力
[0137]波长：400nm
[0138] 照度（照射到TFT的光的强度）：0? 1iiW/cm2
[0139] 光源：0PT0SUPPLY社制造的LED (由ND滤光片调整光量）
[0M0] 应力施加时间：2小时
[0141] 在本实施例中，以2小时的应力施加下的阈值电压的变动值为阈值电压偏移量 A Vth，作为TFT特性的应力耐受性的指标。在本发明中，A Vth (绝对值）为8. 0V以下（比 图1的现有例（单层）的构成例（参考标准）的AVth低的值）的评价为应力耐受性良好 (〇评价）。结果示于表1中。
[0142](湿蚀刻特性的评价）
[0143] 为了评价湿蚀刻特性，不使氧化物半导体层成为层叠结构，而是分别对于第一、第 二氧化物半导体层、纯Mo膜，测定使用氧化物半导体加工用蚀刻液或源-漏电极用蚀刻液 时的蚀刻速率。并且，评价对于氧化物半导体加工用蚀刻液的湿蚀刻性（第一氧化物半导 体层与第二氧化物半导体层的蚀刻速率差）、对于源-漏电极用蚀刻液的湿蚀刻耐受性（第 一氧化物半导体层与纯Mo膜的蚀刻速率差）。
[0144] 对于用于本发明的层叠结构的第一氧化物半导体层，按以下的方式制作试样，评 价湿蚀刻特性。
[0145]与实施例1 (应力耐受性评价）同样，在玻璃基板上依次成膜栅电极（Mo)、栅极绝 缘膜（Si02)。接着将 InZnSnO(In : Zn : Sn = 20 : 56.7 : 23.3)、Ga203、Zn0 和 511〇2这 4个靶配置在基板的周围，在静止的基板上，以上述应力耐受性评价的第一氧化物半导体层 的溅射条件相同的条件的溅射法，成膜第一氧化物半导体层（膜厚40nm)。
[0146] 根据这样的成膜方法，能够通过基板上的位置改变IGZT0的组成比。即，随着远离 靶，膜中的靶构成元素的比率降低。例如在靠近Sn02-的位置，组成为In:Ga:Zn:Sn =13. 9 : 9. 6 : 55.8: 20. 7 (表 1 的 No. 9)，在基板中央为In:Ga:Zn:Sn= 5.6 : 39.8 : 38.9 : 15.7(No.6)。另外在靠近ZnO靶的位置为In:Ga:Zn:Sn= 6. 0 ： 15. 0 ： 73. 0 ： 6. 0(N〇. 5) 〇
[0147] 还有，这样的成膜方法作为一直以来调制最佳的组成比的方法被确立。
[0148] 另外，还分别制作相当于第二氧化物半导体层的IGZ0 (按原子％比计 In : Ga : Zn=l : 1 : 1)、相当于源-漏电极的纯Mo膜（成膜条件分别与实施例1(应 力耐受性评价）相同），同样研究相对于各湿蚀刻液的湿蚀刻特性。
[0149] 上述各试样的湿蚀刻特性是以如下方式进行的，（一）在氧化物半导体加工用湿 蚀刻液[关东化学社制造的"IT0-07N"，液温：室温]中浸渍上述试样而进行蚀刻。测定蚀 刻前后的氧化物半导体薄膜的膜厚的变化（削剥量），依据与蚀刻时间的关系算出蚀刻速 度。
[0150] 另外，（二）在源-漏电极用湿蚀刻液[nagasechemtex公司制造的"AC101"和纯 水的混酸蚀刻剂（AC101 :纯水=1 : 0.75)，液温：室温]中浸渍上述试样而进行蚀刻，同 样算出蚀刻速度。
[0151] 还有，相当于第二半导体层的IGZ0膜相对于氧化物半导体加工用湿蚀刻液的蚀 刻速率为21nm/分钟。另外，纯Mo膜的蚀刻速率相对于源-漏电极用湿蚀刻液为200nm/ 分钟。
[0152] IGZT0膜（No.1?10)与IGZ0膜的蚀刻速率比为0? 1?4倍时，（一）对于氧化 物半导体加工用湿蚀刻液的湿蚀刻性评价为良好（〇），上述蚀刻速率比在上述范围外时 评价为不良（X)。
[0153] 另外，如果第一氧化物半导体层的蚀刻速率相对于纯Mo膜的蚀刻速率为1/2以 下，则（二）对于源-漏电极用湿蚀刻液的湿蚀刻耐受性评价为良好（〇），超过1/2时上 述湿蚀刻耐受性评价为不良（X)。
[0154](综合评价）
[0155] 基于上述应力耐受性和湿蚀刻特性的结果，以下述标准进行判定。
[0156] 〇：应力耐受性AVth彡8. 0V，并且
[0157] 湿蚀刻特性
[0158](一）氧化物半导体层用蚀刻液：〇评价
[0159](二）源-漏电极用湿蚀刻液：〇评价
[0160] X:上述〇评价以外
[0161] 还有，所述" A Vth < 8. 0V"是与第二氧化物半导体层单层的情况相比，应力耐受 性可以评价为良好的基准。
[0162] 【表1】
[0163]

【权利要求】
1. 一种薄膜晶体管，其特征在于，在基板上至少按顺序具有栅电极、栅极绝缘膜、氧化 物半导体层、源-漏电极和保护所述源-漏电极的保护膜， 所述氧化物半导体层是具有由In、Ga、Zn、Sn和0构成的第一氧化物半导体层以及由 In、Ga、Zn和0构成的第二氧化物半导体层的层叠体， 所述第二氧化物半导体层形成于所述栅极绝缘膜之上，并且所述第一氧化物半导体层 形成于所述第二氧化物半导体层与所述保护膜之间，并且， 在所述第一氧化物半导体层中，各金属元素相对于除去氧的全部金属元素的含量按原 子％计为 In :25%以下且不含0%、 Ga :5%以上、 Zn :30. 0 ?60. 0%、和 Sn :8 ?30%。
2. 根据权利要求1所述的薄膜晶体管，其中，所述第一氧化物半导体层相对于源-漏电 极用湿蚀刻液的蚀刻速率，是所述源-漏电极的蚀刻速率的1/2以下。
3. -种薄膜晶体管，其特征在于，在基板上至少按顺序具有栅电极、栅极绝缘膜、氧化 物半导体层、源-漏电极、蚀刻阻挡层和保护所述源-漏电极的保护膜， 所述氧化物半导体层是具有由In、Ga、Zn、Sn和0构成的第一氧化物半导体层以及由 In、Ga、Zn及0构成的第二氧化物半导体层的层叠体， 所述第二氧化物半导体层形成于所述栅极绝缘膜之上，并且所述第一氧化物半导体层 形成于所述第二氧化物半导体层与所述蚀刻阻挡层之间，并且， 在所述第一氧化物半导体层中，各金属元素相对于除去氧的全部金属元素的含量按原 子％计为 In :25%以下且不含0%、 Ga :8. 0% 以上、 Zn :30. 0 ?60. 0%、和 Sn :5 ?35%。
4. 根据权利要求1?3中任一项所述的薄膜晶体管，其中，所述第二氧化物半导体层的 厚度为〇. 5nm以上。
5. -种显示装置，其具备权利要求1?3中任一项所述的薄膜晶体管。
【文档编号】H01L21/363GK104335353SQ201380025842
【公开日】2015年2月4日 申请日期:2013年6月6日 优先权日:2012年6月6日
【发明者】岸智弥, 广濑研太, 森田晋也, 钉宫敏洋 申请人:株式会社神户制钢所