包括垂直导电区域的电子设备及其形成工艺的制作方法
【专利摘要】本发明涉及包括垂直导电区域的电子设备及其形成工艺。电子设备可以包括可以在不同时间形成的不同垂直导电结构。垂直导电结构可以具有相同或不同的形状。在一种实施例中，绝缘隔离件可以用于帮助使特定的垂直导电结构与工件的另一部分电绝缘，而且绝缘隔离件不能用于使不同的垂直导电结构电绝缘。当其它电子组件的形成也可以在任意一个或者两个特定垂直导电结构当中形成时，垂直导电结构可以适合特定的电学考虑或者工艺流程。
【专利说明】包括垂直导电区域的电子设备及其形成工艺
【技术领域】
[0001]本公开内容涉及电子设备及形成电子设备的工艺，而且更具体地说，涉及包括垂直导电区域的电子设备及形成这种设备的工艺。
【背景技术】
[0002]绝缘栅场效应晶体管(IGFET)是一种可以用在电源切换电路中的常见晶体管类型。IGFET包括源极区域、漏极区域、在源极和漏极区域之间延伸的沟道区域，以及与沟道区域相邻提供的栅极结构。栅极结构包括与沟道区域相邻部署并且通过薄介电层与其隔开的栅极电极层。
[0003]在一种特定的应用中，可以使用一对功率晶体管来允许切换电路的输出端子在两个不同电压之间切换。输出可以连接到高侧功率晶体管的源极并连接到低侧功率晶体管的漏极。在一种特定的物理实施例中，高侧功率晶体管和低侧功率晶体管可以在相同的管芯上并且彼此互连。对于高侧和低侧功率晶体管之间互连的进一步改进以及与这种互连相关的工艺整合是期望的。
【专利附图】
【附图说明】
[0004]实施例是通过例子说明的而且不受附图的限制。
[0005]图1包括工件一部分的横截面视图的图示，该工件包括掩埋的导电区域、掩埋的绝缘层、半导体层、衬垫层和停止层。
[0006]图2包括在给层构图以限定沟槽并形成导电栓塞之后图1工件的横截面视图的图
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[0007]图3包括在形成垂直导电结构、介电层、水平定向的掺杂区域和resurf (降低表面电场)区域之后图2工件的横截面视图的图示。
[0008]图4包括在形成绝缘构件、构图的导电层、绝缘侧壁隔离件和深体掺杂区域之后图3工件的横截面视图的图示。
[0009]图5包括在形成主体区域、栅极电极、绝缘层和源极区域之后图4工件的横截面视图的图示。
[0010]图6包括在形成ILD层并且给层构图以限定沟槽之后图5工件的横截面视图的图
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[0011]图7包括在沟槽中形成其它垂直导电结构之后图6工件的横截面视图的图示。
[0012]图8包括在形成另一个ILD层之后图7工件的横截面视图的图示。
[0013]图9包括在给层构图以便限定暴露栅极电极、导电电极构件、水平定向的掺杂区域和沿着开口底部到水平定向的掺杂区域的重掺杂区域的接触开口之后图8工件的横截面视图的图不。
[0014]图10包括在给层构图以便限定到主体区域的开口并且沿着开口底部到主体区域形成重掺杂区域之后图9工件的横截面视图的图示。
[0015]图11包括在形成导电栓塞之后图10工件的横截面视图的图示。
[0016]图12包括在形成用于晶体管结构的第一级互连之后图11工件的横截面视图的图
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[0017]本领域技术人员认识到，附图中元件的图示仅仅是为了简化和清晰，而不一定是按比例绘制的。例如，图中有些元件的尺寸可能相对于其它元件夸大了，以帮助提高对本发明实施例的理解。
【具体实施方式】
[0018]以下描述结合附图是为了帮助理解这里所公开的教导而提供的。以下讨论将集中到所述教导的具体实现与实施例。这种集中的提供是为了帮助描述所述教导而不应当解释为对所述教导范围或适用性的限制。但是，基于如本申请中所公开的教导，可以使用其它实施例。
[0019]如在此所使用的，关于一个区域或结构，术语“水平定向的”和“垂直定向的”指电流流经这个区域或结构的主要方向。更具体地说，电流可以在垂直方向、水平方向或者垂直与水平方向的组合流经一个区域或结构。如果电流在垂直方向或者在其中垂成分大于水平成分的方向组合中流经一个区域或结构，则这个区域或结构将被称为是垂直定向的。类似地，如果电流在水平方向或者在其中水平成分大于垂直成分的方向组合中流经一个区域或结构，则这个区域或结构将被称为是水平定向的。
[0020]术语“金属”或者其任何变体是要指包括族I至12任何一族中、族13至16中的元素、沿着并在由原子序数13 (Al),31 (Ga),50 (Sn),51 (Sb)和84 (Po)定义的线之下的元素的材料。金属不包括Si或Ge。
[0021]术语“正常操作”和“正常操作状态”指电子组件或设备设计成在其下操作的条件。这种条件可以从关于电压、电流、电容、电阻或其它电参数的数据表或其它信息获得。因而，正常操作不包括在远超出其设计限制时操作电子组件或设备。
[0022]术语“功率晶体管”是要指设计成在晶体管处于断开状态时在晶体管的源极和漏极或者发射极和集电极之间维持至少1V差值来正常操作的晶体管。例如，当晶体管处于断开状态时，1V可以在源极和漏极之间维持，而不会有结击穿或其它不期望的状况发生。
[0023]术语“包括”、“包含”、“具有”或者其任何其它变体是要覆盖非排它的包括。例如，包括一个特征列表的方法、物品或装置不一定仅限于那些特征，而是可以包括没有明确列出或者此类方法、物品或装置固有的其它特征。另外，除非明确地与此相反地声明，否则“或者”指包容性或而不是排它性或。例如，条件A或B是由以下任何一个满足的:A为真(或者存在)而B为假(或者不存在)，A为假(或者不存在)而B为真(或者存在)，以及A和B都为真(或者存在)。
[0024]而且，采用“一个”(“a”或“an”)的使用来描述这里所描述的元件或组件。这样做仅仅是为了方便并且给出本发明范围的一般性意义。除非很清楚其意义相反，否则这种描述应当理解为包括一个、至少一个,或者单数也包括复数,或者反之亦然。例如，当这里描述单个元素时，多于一个元素可以代替单个元素使用。类似地，当这里描述多于一个元素时，单个元素可以代替多于一个元素。
[0025]基于2011年I月21日版的IUPAC元素周期表，族号对应于元素周期表中的列。
[0026]除非另外定义，否则这里所使用的所有技术和科学术语都具有与本发明所属领域普通技术人员通常理解相同的含义。材料、方法和例子仅仅是说明性的而不是要作为限制。就未在此描述的程度而言，关于具体材料和处理行为的许多细节是常规的而且可以在半导体和电子领域的教科书和其它来源中找到。
[0027]用于不同功率晶体管的晶体管结构可以彼此电连接并且利用垂直导电区域连接到掩埋的导电区域。垂直导电区域可以基本上完全相同的或者可以不同。在一种实施例中，一种类型的垂直导电区域可以用于一个功率晶体管，而另一种类型的垂直导电区域可以用于另一个功率晶体管。不同的垂直导电区域可以用于更好地使垂直导电区域适合在电子设备中形成的特定组件。即使对于基本上完全相同的电子组件，由于电压、电场、电流、电流密度的差别、进行电连接的不同高度等，也可以使用半导体层中或者通过其的不同类型的垂直导电结构。不同类型的垂直导电结构可以考虑到用于结合该不同垂直导电结构的电子设备的电子、工艺和物理设计的更大灵活性。在关于附图阅读本说明书之后，这些概念会得到更好理解，附图仅仅是说明特定的实施例，而不是限定本发明的范围。
[0028]在以下描述的非限制性实施例中，电子设备可以包括切换电路，诸如降压转换器(Buck converter)。高侧晶体管可以具有f禹合到电源端子,诸如Vd,的载流电极，以及I禹合到输出端子的另一个载流端子。低侧晶体管可以具有耦合到另一个电源端子，诸如Vs，的载流电极，以及耦合到输出端子的另一个载流端子。用于高侧和低侧晶体管的控制电极可以耦合到控制单元。基于需要在输出端子提供的电压，控制单元可以向晶体管发送适当的信号。例如，如果输出节点要基本上为VD，则高侧晶体管被启用，而低侧晶体管被禁用。如果输出节点要基本上为Vs，则高侧晶体管被禁用，而低侧晶体管被启用。在一种特定的实施例中，高侧和低侧晶体管可以是作为用于高频电压调节器的电源切换电路一部分的功率晶体管。
[0029]电路示意图中的晶体管可以物理地实现为单个晶体管结构或者多个晶体管结构。在一种特定的实现中，多个晶体管结构可以把它们的漏极区域或集电极区域彼此电连接，把它们的栅极电极或基极区域彼此电连接，并且把它们的源极区域或发射极区域彼此电连接。以下描述针对高侧功率晶体管和低侧功率晶体管。虽然在一种实施例中只示出或使用了单个晶体管，但是每个晶体管都可以关于晶体管结构来描述。因而，除非明确地相反声明，否则对多个晶体管结构的提及也可以覆盖单个晶体管结构。术语“HS晶体管结构”指至少为高侧功率晶体管的部分的一个或多个晶体管结构，而术语“LS晶体管结构”指至少为低侧功率晶体管的部分的一个或多个晶体管结构。
[0030]图1包括工件100 —部分的横截面视图的图不,其中工件100包括掩埋的导电区域102、掩埋的绝缘层104、半导体层106、衬垫层(pad layer)108和停止层110 (例如，抛光停止层或者蚀刻停止层)。掩埋的导电区域102可以包括族14元素(B卩，碳、硅、锗或者其任意组合)而且可以是重η-型或P-型掺杂。对于本说明书，重掺杂是要指至少lX1019atoms/cm3 (原子数/立方厘米)的峰值掺杂剂浓度，而轻掺杂是要指小于I X 1019atoms/cm3的峰值掺杂剂浓度。掩埋的导电区域102可以是重掺杂衬底(例如，重η-型掺杂晶片)的一部分或者是位于相反导电类型的衬底之上或者另一个掩埋的绝缘层(未示出)之上的掩埋的掺杂区域，其中所述掩埋的绝缘层位于衬底和掩埋的导电区域102之间。在一种实施例中，掩埋的导电区域102利用η-型掺杂剂，诸如磷、砷、锑或者其任意组合，重掺杂。在一种特定的实施例中，如果掩埋的导电区域102的扩散保持低，则掩埋的导电区域102包括砷或锑，而且在一种特定的实施例中，掩埋的导电区域102包括锑，以便减少后续形成的半导体层形成期间自动掺杂的水平(与砷相比较)。掩埋的导电区域102将用于把高侧晶体管的源极和低侧晶体管的漏极电连接到一起并且作为用于电子设备的输出节点的一部分。
[0031]掩埋的绝缘层104位于掩埋的导电区域102之上。在正常操作期间，掩埋的绝缘层104帮助隔离掩埋的导电区域102上的电压与半导体层106的部分。掩埋的绝缘层104可以包括氧化物、氮化物或者氮氧化物。掩埋的绝缘层104可以包括单个膜或者具有相同或不同成分的多个膜。在一种实施例中，掩埋的绝缘层104可以具有至少大约0.2微米的厚度，并且在进一步的实施例中，掩埋的绝缘层104可以具有不大于大约5.0微米的厚度。在一种特定的实施例中，掩埋的绝缘层104具有在大约0.5微米至大约0.9微米范围内的厚度。
[0032]半导体层106位于掩埋的绝缘层104之上并且具有主表面105，晶体管结构和其它电子组件(未示出)将随后在该主表面上形成。半导体层106可以包括族14元素以及关于掩埋的导电区域102所描述的任何掺杂剂或者相反导电类型的掺杂剂。在一种实施例中，半导体层106是厚度在大约0.2微米至大约5.0微米范围内并且掺杂浓度不大于大约I X 1017atoms/cm3的轻掺杂η-型或ρ-型外延硅层，而在另一种实施例中，掺杂浓度是至少大约lX1014atoms/cm3。半导体层106可以位于工件100的全部之上。在形成时或者在选择性地掺杂半导体层106中的区域之前半导体层106中的掺杂剂浓度将被称为本底掺杂剂浓度。
[0033]衬垫层108和停止层110可以随后在半导体层106上利用热生长技术、淀积技术或者其组合形成。衬垫层108和停止层110中每一层都可以包括氧化物、氮化物、氮氧化物或者其任意组合。在一种实施例中，衬垫层108具有与停止层110不同的成分。在一种特定的实施例中，衬垫层108包括氧化物，而停止层110包括氮化物。
[0034]图2示出了在给层构图以限定沟槽202并且在形成绝缘隔离件204和垂直导电栓塞222之后的工件，其中沟槽202、绝缘隔离件204和垂直导电结构222中每一种在图2中都示出了一个。工件中HS晶体管结构在其中形成的部分可以具有沟槽202、绝缘隔离件204和垂直导电结构222，而工件中LS晶体管结构在其中形成的部分不能有沟槽202、绝缘隔离件204和垂直导电结构222。
[0035]构图后的遮蔽层(未示出)在停止层110之上形成。在一种特定的实施例中，衬垫层108、停止层110、半导体层106和掩埋的绝缘层104的暴露部分被除去，以限定沟槽202的初始部分。各向异性蚀刻技术用于在处理中这个时候形成沟槽202的部分。在一种实施例中，基本上没有掩埋的绝缘层104被除去，而在另一种实施例中，位于开口下面的掩埋的绝缘层104厚度中只有部分或者基本上全部都被除去。在一种特定的实施例中，每个沟槽202的宽度都是至少大约0.05微米或者大约0.1微米，而在另一种特定的实施例中，每个沟槽202的宽度不大于大约3.0微米、大约2.5微米或者大约I微米。构图后的遮蔽层可以在形成沟槽202之后除去。在一种特定的实施例中，蚀刻剂可以用于除去可能在沟槽202中形成的任何残留材料。这种蚀刻剂可以各向同性地蚀刻掩埋的绝缘层104的一部分并且底切半导体层106的一部分。在另一种实施例中，蚀刻可以不执行。
[0036]绝缘隔离件204可以在沟槽202中形成。也可以被称为绝缘衬里的绝缘隔离件204可以帮助电绝缘半导体层106与随后在沟槽202中形成的导电栓塞222。在如所说明的实施例中，可以执行热氧化来形成绝缘隔离件204。在另一种实施例中(未示出)，绝缘层可以保形淀积并被各向异性地蚀刻，以形成绝缘隔离件。绝缘隔离件204具有在大约20nm至大约200nm范围内的宽度。
[0037]在形成导电栓塞222之前，沿沟槽202底部(如图2中所示出的)任何剩余的绝缘材料，诸如氧化物，都可以被除去，而且沟槽202可以延伸到掩埋的导电区域102中，以形成进入掩埋的导电区域102的沟槽延伸。在一种实施例中，沟槽延伸可以进入掩埋的导电区域102至少大约0.2微米，而在另一种实施例中，沟槽延伸可以是至少大约0.3微米。在进一步的实施例中，沟槽延伸可以不大于大约5.0微米，而在还有另一种实施例中是不大于大约2.0微米。在另一种实施例中，沟槽延伸可以比上述的更深或更浅。绝缘材料的除去和沟槽延伸的形成可以利用各向异性蚀刻技术来执行。
[0038]导电层在停止层110之上并且在沟槽202中形成，而且，在一种特定的实施例中，导电层基本上填满沟槽202。导电层可以是多晶体并且包括包含金属或包含半导体的材料。在一种实施例中，导电层可以包括重掺杂的半导体材料，诸如非晶硅或者多晶硅。在另一种实施例中，导电层包括多个膜，诸如粘合膜、阻挡膜和导电填充材料。在一种特定的实施例中，粘合膜可以包括难熔金属，诸如钛、钽、钨等；阻挡膜可以包括难熔金属氮化物，诸如氮化钛、氮化钽、氮化钨等，或者难熔金属-半导体-氮化物，诸如TaSiN ;而导电填充材料可以包括钨或者硅化钨。在一种更特定的实施例中，导电层可以包括Ti/TiN/W。膜的数量以及那些膜的成分的选择依赖于电性能、后续热循环的温度、其它标准或者其任意组合。难熔金属和包含难熔金属的化合物可以经受高温(例如，难熔金属的熔点可以是至少1400°C)、可以保形淀积，并且比重掺杂的η-型硅具有更低的体电阻率。在阅读本说明书之后，本领域技术人员将能够确定导电层的成分满足他们对特定应用的需求或期望。在导电层形成过程中，空隙224可以沿沟槽202的中线在导电栓塞222中形成。空隙224可以是或者可以不是基本相同的尺寸。在如所示出的实施例中，在对应于掩埋的绝缘层104的高度形成的空隙可以比在更高高度，诸如与半导体层106横向相邻的高度，形成的空隙大。在后续的图中空隙224可以存在而没有示出。
[0039]导电层位于停止层110之上的一部分被除去，以便在沟槽202中形成导电栓塞222，如在图2实施例中所示出的。如果需要或者期望，则持续的蚀刻或其它去除操作可以用于使导电栓塞222进一步凹进沟槽202中，如图2中所示出的。
[0040]在后续的图中，示出了工件的两个部分，以提高对后续处理操作如何影响工件不同部分的理解。上部的图示(更靠近图纸的顶部)对应于工件中形成HS晶体管结构的部分，而下部的图示(更靠近图纸的底部)对应于工件中形成LS晶体管结构的部分。
[0041]参考图3中上部的图示，在存在停止层110的部分的同时(图3中未示出)，衬垫层的暴露部分被蚀刻并且底切停止层110的部分，以暴露半导体层106靠近沟槽202的部分。在实施例中如图3所示出的这个时候，可以执行沟槽填充材料的附加蚀刻，从而暴露绝缘隔离件204的上表面。绝缘隔离件204的暴露部分被蚀刻，然后停止层110的剩余部分被除去。导电栓塞322在沟槽中形成并且帮助把导电栓塞222电连接到随后将在半导体层106中形成的掺杂区域。除导电栓塞322可以或者不可以在沟槽202中凹进去之外，导电栓塞322可以利用用于导电栓塞222形成的任何材料与方法形成。导电栓塞222和322可以包括相同的材料或者不同的材料并且可以利用相同的技术或不同的技术形成。导电栓塞222和322的组合可以形成垂直导电结构342。在后续的图中，垂直导电结构342用于指称电栓塞222和322的组合。在其中不使用掩埋的绝缘层104的替换实施例中(未示出)，垂直导电结构342可以是半导体层106中掺杂区域的形式，这种掺杂区域可以利用一种或多种离子注入形成。因而，垂直导电区域可以是垂直导电结构、垂直掺杂区域或者其任意组合。在过程中的这个时候，衬垫层108和停止层110的剩余部分可以从工件除去。
[0042]参考图3中的两个图示，形成了介电层402、水平定向的掺杂区域422和resurf区域442。水平定向的掺杂区域422可以是至少晶体管结构的漏极区域的部分。在正常的操作状态，载荷子(例如，电子)或电流主要在水平方向流经水平定向的掺杂区域422。水平定向的掺杂区域422可以具有小于大约I X 1019atoms/cm3且至少大约I X 1016atoms/cm3的掺杂剂浓度，而且在一种实施例中深度小于大约0.9微米,而在另一种实施例中小于大约0.5微米。在一种特定的实施例中，水平定向的掺杂区域422是η-型掺杂。
[0043]Resurf区域442可以帮助保持更多电流流经水平定向的掺杂区域422而不是进入水平定向的掺杂区域422下面的半导体层106。参考图3中上部的图示，resurf区域442可以不在水平定向的掺杂区域422中将形成用于高侧晶体管的漏极触点的一部分下面延伸。Resurf区域442可以具有不大于大约5 X 1017atoms/cm3且至少大约I X 1016atoms/cm3的惨杂剂浓度，而且在一种实施例中深度小于大约1.5微米,而在另一种实施例中小于大约1.2微米。在主表面105下面,Resurf区域442的峰值浓度可以在大约0.5微米至大约0.9微米的范围内。在一种特定的实施例中，resurf区域442是ρ-型掺杂。
[0044]在一种实施例中，水平定向的掺杂区域422可以在resurf区域442之前形成。在另一种实施例中，水平定向的掺杂区域422可以在resurf区域442之后形成。
[0045]图4包括在形成绝缘层502、导电电极532、绝缘构件542、绝缘隔离件544和深体掺杂区域562之后的图示。绝缘层502可以利用热生长技术、淀积技术或者其组合形成。绝缘层502可以包括氧化物、氮化物、氮氧化物或者其组合。在一种实施例中，绝缘层502包括氮化物并且具有在大约20nm至大约90nm范围内的厚度。用于导电电极532的导电层淀积在绝缘层502之上。导电层包括导电材料或者可以通过例如掺杂使其导电。更特别地，导电层可以包括掺杂的半导体材料(例如，重掺杂的非晶硅、多晶硅等)、包含金属的材料(难熔金属、难熔金属氮化物、难熔金属硅化物等)，或者其任意组合。导电层具有在大约0.05微米至大约0.5微米范围内的厚度。导电层被构图，以限定开口 534，其中用于HS晶体管结构的漏极触点在该开口中形成。
[0046]用于绝缘构件542的绝缘层淀积在用于导电电极532的构图后的导电层之上和开口 534中。绝缘层可以包括一个或多个绝缘膜。绝缘层可以包括氧化物、氮化物、任何氮氧化物或者有机电介质。绝缘层具有在大约0.2微米至大约2.0微米范围内的厚度。遮蔽层(未示出)在绝缘层之上形成并且被构图，以限定开口，其中晶体管结构在该开口中形成。绝缘层的部分被构图，以形成绝缘构件542，而且遮蔽特征被除去。构图后的导电层的暴露部分被除去，以形成导电电极532，该导电电极532帮助减小晶体管结构中的漏极-栅极电容。绝缘隔离件544沿构图后的导电层532和绝缘构件542的侧壁形成。在一种特定的实施例中，绝缘隔离件544包括氮化物并且通过把氮化物层淀积到大约20nm至大约90nm范围内的厚度并且各向异性地蚀刻氮化物层以形成绝缘隔离件544来形成。由绝缘隔离件544限定的开口位于半导体层106中将形成深体掺杂区域562及源极和沟道区域的部分之上。
[0047]相对于漏极区域与随后形成的沟道区域之间的雪崩击穿，深体掺杂区域562可以在晶体管结构的漏极区域与深体掺杂区域562之间的雪崩击穿期间提供替换路径。在一种实施例中，深体掺杂区域562的峰值浓度比沟道区域的峰值浓度深至少大约0.1微米，而在另一种实施例中，深体掺杂区域562的峰值浓度比沟道区域的峰值浓度深不大于大约0.9微米。在进一步的实施例中，深体掺杂区域562的峰值浓度在主表面105下面大约0.6微米至大约1.1微米的范围内。深体掺杂区域562可以利用单一的注入物或者注入物的组合形成。深体掺杂区域562可以或者可以不接触掩埋的绝缘层104。对于单一注入物或者对于具有最低投射(projected)范围的注入物(或者注入物的组合)，剂量可以在大约5X 1131ns/cm2 (离子数/平方厘米)至大约5 X 1014icons/cm2的范围内。
[0048]图5包括在形成栅极介电层602、栅极电极622、沿栅极电极622的暴露表面的绝缘层624、主体区域642以及源极区域644之后工件的图示。主体区域642可以包括用于晶体管结构的沟道区域。主体区域642具有与沟道区域和深体掺杂区域562相同的导电类型并且可以具有至少大约lX1018atomS/Cm3的峰值掺杂剂浓度。在另一种未示出的实施例中，用于晶体管结构的沟道区域可以单独形成。这种沟道区域可以通过离子注入形成，剂量在大约5X 10121ns/cm2至大约5 X 10131ns/cm2的范围内。能量可以选择成获得大约0.05微米至大约0.3微米的投射范围。
[0049]介电层402的暴露部分通过蚀刻被除去，而且栅极介电层602在沿开口底部的暴露表面之上形成。在一种特定的实施例中，栅极介电层602包括氧化物、氮化物、氮氧化物或者其任意组合并且具有大约5nm至大约50nm范围内的厚度。栅极电极622位于栅极介电层602之上并且与导电电极532隔开并电隔离。栅极电极622可以通过淀积一层在淀积时就导电或者可以随后使其导电的材料来形成。这层材料可以包括包含金属或者包含半导体的材料。在一种实施例中，这层淀积成大约0.1微米至大约0.5微米的厚度。这层材料被蚀刻，以形成栅极电极622。在所示出的实施例中，栅极电极622的形成没有利用掩模并且具有侧壁隔离件的形状。栅极电极622在其基部的宽度基本上与淀积时层的厚度相同。
[0050]绝缘层624可以从栅极电极622热生长或者可以淀积在工件之上。绝缘层624的厚度可以在大约1nm至大约30nm的范围内。源极区域644从主体区域642的部分形成。源极区域644中每一个都可以包括延伸部分和重掺杂部分。延伸部分可以具有高于大约5X1017atoms/cm3并低于大约5 X 1019atoms/cm3的掺杂剂浓度。如果需要或者期望，则附加的绝缘隔离件集合(未示出)可以在形成源极区域644的重掺杂部分之前形成。这种绝缘隔离件的形成覆盖了源极区域644的延伸部分并且使重掺杂部分进一步从栅极电极622移位。绝缘隔离件可以通过淀积绝缘层并各向异性地蚀刻绝缘层来形成。绝缘隔离件可以包括氧化物、氮化物、氮氧化物或者其任意组合，并且在绝缘隔离件的基部具有大约50nm至大约200nm范围内的宽度。
[0051]用于源极区域644的重掺杂部分的掺杂可以在形成绝缘层624之后执行。源极区域644的重掺杂部分可以允许随后进行欧姆接触并且具有至少大约I X 1019atoms/cm3的掺杂剂浓度。源极区域644可以利用离子注入形成、具有与主体区域642相反的导电类型，以及与水平定向的掺杂区域422和掩埋的导电区域102相同的导电类型。
[0052]虽然在图6中没有示出，但是处理继续到把垂直导电结构342、主体区域642和源极区域644在每个HS晶体管结构中彼此电连接。构图后的遮蔽层可以在工件之上形成并且限定在垂直导电结构342之上并与源极区域644的部分相邻的开口。在该开口中，栅极介电层602、源极区域644以及主体区域642的部分被蚀刻。开口的底部可以在主体区域642或者深体掺杂区域562中。掺杂剂可以注入到主体区域642或者深体掺杂区域562或者其组合当中，以增加掺杂剂浓度高到足以允许形成欧姆接触。
[0053]继续该实施例，构图后的遮蔽层可以被除去，并且栅极介电层602的暴露部分可以从源极区域644之上除去。难熔金属可以淀积并发生反应，以便从硅的暴露部分形成金属硅化物。金属硅化物可以从源极区域644、主体区域642和垂直导电结构342的部分形成(如果暴露的部分包括硅的话)，而且如果其暴露的话，则可能还有栅极电极622的上部。金属硅化物可以是与源极区域644、主体区域642和垂直导电结构342相邻并且使它们彼此电连接的导电条的形式。因而，对于HS晶体管结构，源极区域644和主体区域642可以经垂直导电结构342电连接到掩埋的导电区域102。关于这种特征的形成的附加细节可以在US2010/0327350中找到，该申请的教导关于导电条以及把源极和主体区域电连接到垂直导电结构。
[0054]对于上述特定实施例，LS晶体管结构可以在该工艺流程的一些或全部期间受到保护。在一种特定的实施例中，源极区域644和栅极电极622的上部可以硅化，但是在过程中这个时候LS晶体管结构的主体区域642将不暴露而且将不硅化。
[0055]为了简化对如所说明的实施例中其它特征的理解，硅化及垂直导电结构342、主体区域642和源极区域644电连接的细节没有示出。本领域技术人员将认识到，对于HS晶体管结构，垂直导电结构342、主体区域642和源极区域644将彼此电连接，而且其它技术可以用于形成这种电连接，这种电连接可以在过程中这个时候或者稍后某个时间形成。
[0056]在过程中这个时候并且如图6和7中所示出的，垂直导电结构将为LS晶体管结构形成，该垂直导电结构使水平定向的掺杂区域422和掩埋的导电区域102彼此电连接。图6包括在形成层间介电(ILD)层662并且给该层构图以限定沟槽682之后工件的图示。ILD层662可以包括氧化物、氮化物、氮氧化物、有机电介质或者其任意组合。ILD层662可以包括具有基本上恒定或者变化的成分(例如，进一步来自半导体层106的高磷含量)的单个膜或者多个离散的膜。蚀刻停止膜、抗反射膜或者其组合可以在ILD层662内或之上使用，以帮助处理。ILD层662可以淀积到大约0.5微米至大约2.0微米范围内的厚度。ILD层662可以被平面化，以改善后续处理操作期间(例如，平版印刷、后续抛光等)的工艺边际(processmargin)。
[0057]构图后的遮蔽层(未示出)在ILD层662之上形成。HS晶体管结构受构图后的遮蔽层的保护，而且因此，没有沟槽682在图6上部的图示中形成。构图后的遮蔽层中的开口可以在工件中形成沟槽682的部分之上形成。参考图6中下部的图示，ILD层662、绝缘构件542、导电电极532、绝缘层502、介电层402、水平定向的掺杂区域422、resurf区域442、半导体层106和掩埋的绝缘层104的部分被构图，以限定与LS晶体管结构相邻的沟槽682。如果需要或者期望，则沟槽682可以延伸到掩埋的导电区域102中大约0.2微米至大约2.0微米的范围。在另一种实施例中，沟槽682可以比以上所述的更深或更浅。在进一步的实施例中，掩埋的绝缘层104可以不存在。沟槽682可以完全或者只部分地延伸到掩埋的导电区域102。如果沟槽682只部分地而不是完全延伸到掩埋的导电区域102，则沟槽682的底部可以被掺杂，以确保半导体层106沿沟槽底部的部分电连接到掩埋的导电区域102。
[0058]参考图6，沟槽682具有使得后续形成的导电层基本上完全填满沟槽682的宽度。在一种实施例中，沟槽682可以具有至少大约0.5微米的宽度，而在另一种实施例中，沟槽682可以具有至少大约0.8微米的宽度。在一种实施例中，沟槽682可以不大于3.0微米，而在另一种实施例中，沟槽682可以不大于大约2.5微米。在一种特定的实施例中，沟槽682具有大约1.1微米至大约2.0微米范围内的宽度。
[0059]图7包括在形成垂直导电结构702之后的图示。垂直导电结构702可以使水平定向的掺杂区域422和掩埋的导电区域102彼此电连接。水平定向的掺杂区域422是至少用于所形成的晶体管结构的漏极区域的部分。因而，垂直导电结构702使掩埋的导电区域102和LS晶体管结构的漏极区域彼此电连接。另外，垂直导电结构342使掩埋的导电区域102和HS晶体管结构的源极区域644彼此电连接。因此，LS晶体管结构的漏极区域和HS晶体管结构的源极区域644经垂直导电结构342和702彼此电连接并且连接到掩埋的导电区域102。掩埋的导电区域102可以电连接到用于切换电路的输出端子。
[0060]垂直导电结构702可以从在ILD层662之上及沟槽682中形成的导电层形成。在一种特定的实施例中，导电层基本上完全填满沟槽682。导电层可以包括包含金属或包含半导体的材料。在一种实施例中，导电层可以包括重掺杂的半导体材料，诸如非晶硅或多晶硅。在另一种实施例中，导电层包括多个膜，诸如粘合膜、阻挡膜和导电填充材料。在一种特定的实施例中，粘合膜可以包括难熔金属，诸如钛、钽、钨等；阻挡膜可以包括难熔金属氮化物，诸如氮化钛、氮化钽、氮化钨等，或者难熔金属-半导体-氮化物，诸如TaSiN ;而导电填充材料可以包括钨或者硅化钨。在一种更特定的实施例中，导电层可以包括Ti/TiN/W。膜的数量以及那些膜的成分的选择依赖于电性能、后续热循环的温度、其它标准或者其任意组合。难熔金属和包含难熔金属的化合物可以经受高温(例如，难熔金属的熔点可以是至少1400°C)、可以保形淀积，并且比重掺杂的η-型硅具有更低的体电阻率。在阅读本说明书之后，本领域技术人员将能够确定导电层的成分满足他们对特定应用的需求或期望。用于形成垂直导电结构702的导电层可以基本上没有空隙，或者，如果有任何空隙的话，则这种空隙可以小于垂直导电结构342中的空隙。如果垂直导电结构702中任意一个在对应于掩埋的绝缘层104的高度具有空隙，则处于垂直导电结构342中对应位置的空隙会比垂直导电结构702中每个这种空隙都大。
[0061]导电层位于ILD层662之上的部分被除去。这种去除可以利用化学_机械抛光或者毪式蚀刻(blanket etching)技术来执行。执行蚀刻或其它去除操作，以便使导电层进一步凹进沟槽682中，形成垂直导电结构702。垂直导电结构702最上面的高度至少位于与沟槽682紧邻的水平定向的掺杂区域422的最低高度。由于垂直导电结构702最上面的高度延伸到比水平定向的掺杂区域422高的高度，因此耦合到导电电极532的寄生电容可能变得显著。在一种特定的实施例中，垂直导电结构702可以延伸到不高于主表面105的高度。没有垂直导电结构702被导电电极532覆盖。从顶部看，垂直导电结构702可以在紧邻的导电电极532对之间。
[0062]垂直导电结构702是垂直导电区域的例子。在另一种实施例中，可以使用不同类型的垂直导电区域。例如，在其中不存在掩埋的绝缘层104的实施例中，垂直导电区域可以是垂直导电结构702或者可以通过掺杂水平定向的掺杂区域422、resurf区域442和半导体层106的部分以形成从水平定向的掺杂区域422到掩埋的导电区域102延伸的重掺杂区域来形成。该重掺杂区域具有与水平定向的掺杂区域422相同的导电类型并且可以具有与垂直导电结构702相似的形状。该重掺杂区域可以利用处于不同能量的不同注入物形成，使得在水平定向的掺杂区域422与掩埋的导电区域102之间进行相对低电阻的连接。当垂直导电结构被重掺杂区域代替时，重掺杂区域可以在工艺流程中更早地形成。
[0063]图8包括在形成ILD层802之后工件的图示。ILD层802在垂直导电结构702之上形成并且随后完全填满沟槽682的剩余部分(在图7中标记)。ILD层802可以包括如前面关于ILD层662所述的任何材料、膜和厚度。ILD层802可以具有与ILD层662相同或不同的材料、膜和厚度。ILD层802可以平面化。在如图8中所示出的实施例中，ILD层802的一部分覆盖在ILD层662上面。在另一种实施例中(未示出)，基本上覆盖在ILD层662上面的ILD层802的全部都可以被除去。
[0064]构图后的遮蔽层(未示出)在工件之上形成并且限定开口，触点开口随后将在该开口下形成。在如图9所示出的实施例中，ILD层802和662、绝缘构件542、绝缘层624和绝缘隔离件522被构图，以限定接触开口，包括到栅极电极622的开口 922、到导电电极532的开口 932和到至少是用于HS晶体管结构的漏极区域的部分的水平定向的掺杂区域422的开口。开口 952的底部可以被掺杂，以形成重掺杂区域942，该区域允许形成到水平定向的掺杂区域422的欧姆接触。重掺杂区域942具有与水平定向的掺杂区域422相同的导电类型和至少I X 1019atoms/cm3的掺杂剂浓度。
[0065]图10包括在给层构图以便限定开口 1052并且形成掺杂区域1042之后工件的图示。开口 1052允许对LS晶体管结构制造源极/主体触点。ILD层802和662及栅极介电层602可以被构图，以限定开口 1052。开口 1052延伸通过源极区域644到达主体区域642。在另一种实施例中，开口 1052可以延伸通过主体区域642到达深体掺杂区域562。开口1052的底部可以被掺杂，以形成重掺杂区域1042，该区域允许形成到主体区域642的欧姆接触。重掺杂区域1042具有与主体区域642相同的导电类型和至少I X 1019atoms/cm3的掺杂剂浓度。
[0066]在一种实施例中，在形成开口 1052之后，牺牲层(未示出)可以沿源极区域644的暴露部分形成，以减少这种区域反掺杂(counterdoping)的可能性。如果需要或者期望,贝U牺牲层可以沿开口 1052的底部各向异性地被蚀刻。重掺杂区域1042可以通过离子注入或者其它合适的掺杂技术形成。工件可以退火，以激活在接触开口工序中引入到工件中的掺杂剂。在掺杂与退火之后，牺牲层被除去，以暴露源极区域644的暴露部分。
[0067]图11包括在形成导电栓塞1122、1132、1142和1152之后的图示。导电栓塞1122电连接到晶体管结构的栅极电极622，导电栓塞1132电连接到导电电极532，导电栓塞1142电连接到重掺杂区域942，而导电栓塞1152电连接到源极区域644。在一种实施例中，ILD层802中没有导电栓塞电连接到垂直导电结构342和702。
[0068]在一种实施例中，导电栓塞1122、1132、1142和1152可以利用多个膜形成。在一种实施例中，包括难熔金属的层可以淀积在工件之上及开口 922、932、952和1052中(在图10中标记)，其中难熔金属诸如T1、Ta、W、Co、Pt等。如果需要或期望，则包括金属氮化物层的层可以淀积在包括难熔金属的层之上。工件可以退火，使得包括难熔金属的层的部分与暴露的硅，诸如基本上单晶或多晶硅，选择性地发生反应，以形成金属硅化物。因而，栅极电极622、导电电极532、源极区域644、水平定向的掺杂区域422、主体区域642及重掺杂区域942和1042的部分可以与包括难熔金属的层中的金属发生反应，以形成金属硅化物。接触绝缘层的、包括难熔金属的层的部分不发生反应。金属氮化物层可以形成，以进一步填充开口的一部分，但不是其剩余部分。金属氮化物层可以充当阻挡层。一层导电材料填充接触开口 922、934、952和1052的剩余部分。包括难熔金属的层、金属氮化物层和覆盖在ILD层802之上的导电材料的部分被除去，以形成导电栓塞1122、1132、1142和1152。
[0069]图12包括在形成第一级互连之后工件的图示。ILD层1202可以包括如前面关于ILD层662所述的任何成分。ILD层1202可以具有与ILD层662基本上相同的成分或者不同的成分。ILD层1202被构图，以限定通孔开口。
[0070]形成至少部分地在ILD层1202中的开口内延伸的互连1222、1232、1242、1322、1332和1342。互连1222和1322电连接到导电栓塞1122和栅极电极622。互连1232和1332电连接到导电栓塞1132和导电电极532。互连1242电连接到导电栓塞1142和HS晶体管结构的水平定向的掺杂区域422。互连1342电连接到导电栓塞1152、源极区域644和LS晶体管结构的主体区域642。在一种实施例中，互连1242电连接到电源端子，诸如VD，而互连1342电连接到电源端子，诸如Vs。
[0071]互连1222可以是同一个互连的部分或者可以是在不同互连级电连接的不同互连。互连1322可以是同一个互连的部分或者可以是在不同互连级电连接的不同互连。互连1222不可以电连接到互连1322，因此HS晶体管结构可以独立于LS晶体管结构被控制。
[0072]在图12上部的图示中，导电电极532和源极区域644彼此电连接。互连1232可以在图12中未示出的一个位置电连接到掩埋的导电区域102。在图12下部的图示中，导电电极532和源极区域644彼此电连接。互连1332和1342可以彼此电连接。在一种特定的实施例中，互连1332和1342彼此电连接并且连接到电源端子，诸如Vs。在另一种特定的实施例中，互连1232不电连接到互连1332、1342或者其任意组合。
[0073]虽然没有示出，但是，根据需要或期望，附加的或者更少的层或特征可以用于形成电子设备。场隔离区域没有示出，但是可以用于帮助电隔离功率晶体管的部分。在另一种实施例中，可以使用更多的绝缘与互连级。钝化层可以在工件之上或者在互连层中形成。在阅读本说明书之后，本领域技术人员将能够确定用于他们特定应用的层与特征。
[0074]电子设备可以包括基本上与图12中所示出晶体管结构基本上完全相同的许多其它晶体管结构。例如，基本上与图12上部图示中晶体管结构相似的晶体管结构可以彼此并联，以形成晶体管，诸如高侧晶体管，而基本上与图12下部图示中晶体管结构相似的晶体管结构可以彼此并联，以形成晶体管，诸如低侧晶体管。这种配置可以给予电子设备足够有效的沟道宽度，这种沟道宽度可以支持在电子设备正常操作期间所使用的相对高的电流流。
[0075]在还有另一种实施例中，一个或多个双极晶体管可以代替场效应晶体管使用。在这种实施例中，载流电极可以代替源极区域与漏极区域而包括发射极区域与集电极区域，并且控制电极可以代替栅极电极而包括基极区域。如果使用掩埋的集电极，则掩埋的集电极可以被构图，以允许到掩埋的导电区域102的适当隔离的连接。
[0076]如在此所述的实施例可以允许使用也适用于电子设备中可操作在不同电压、电场、电流、电流密度等的不同组件的不同垂直导电结构。垂直导电结构342在工艺流程中相对早地形成并且被绝缘隔离件204包围，其中绝缘隔离件204可以帮助保持电流流经垂直导电结构342。垂直导电结构702没有包围它们的绝缘隔离件。垂直导电结构702可以在过程中稍后形成，因为不执行热氧化以绝缘垂直导电结构702。
[0077]当比较垂直导电结构342和702时，与形成垂直导电结构702相比，更多的掩埋绝缘层104可以在形成垂直导电结构342的时候被除去。在一种特定的实施例中，垂直导电结构342的部分位于与掩埋的绝缘层104相同的高度并且具有最大宽度，而其它部分位于高于掩埋的绝缘层104的高度并且具有最小宽度。垂直导电结构702的部分位于与掩埋的绝缘层104相同的高度并且具有最大宽度，而其它部分位于高于掩埋的绝缘层104的高度并且具有最小宽度。垂直导电结构342的最大宽度与最小宽度之比大于垂直导电结构702的最大宽度与最小宽度之比。
[0078]许多不同方面与实施例都是可能的。以下描述那些方面与实施例中的一些。在阅读本说明书之后，本领域技术人员将认识到，那些方面与实施例仅仅是说明性的而不限制本发明的范围。实施例可以符合以下列出的一个或多个条款。
[0079]条款1.一种电子设备，可以包括掩埋的导电区域以及具有主表面和相反表面的半导体层，其中掩埋的导电区域部署成相比主表面来说更靠近相反的表面。该电子设备还可以包括与主表面相邻并且朝着掩埋的导电区域延伸通过半导体层的第一垂直导电区域，其中第一垂直导电区域电连接到掩埋的导电区域；以及在半导体层中相比主表面来说更靠近掩埋的导电区域的第一点处部署在半导体层和第一垂直导电区域之间的绝缘层。该电子设备还可以包括与主表面相邻并且朝着掩埋的导电区域延伸通过半导体层的第二垂直导电区域，其中第二垂直导电区域电连接到掩埋的导电区域，而且其中在半导体层和第二垂直导电区域之间在半导体层中相比主表面来说更靠近掩埋的导电区域的第二点处没有部署绝缘层。
[0080]条款2.根据条款I的电子设备，其中半导体层限定沟槽，而且第二垂直导电区域包括位于沟槽中并且与半导体层邻接的垂直导电结构。
[0081]条款3.根据条款I的电子设备，其中第一垂直导电区域和第二垂直导电区域具有不同的成分。
[0082]条款4.根据条款I的电子设备,还包括第一晶体管结构和与第一晶体管结构隔开的第二晶体管结构，其中第一和第二晶体管结构经第一垂直导电区域、掩埋的导电区域和第二导电区域彼此耦合。
[0083]条款5.根据条款4的电子设备，还包括包含第一源极区域的第一晶体管结构，其中第一垂直导电区域使第一源极区域和掩埋的导电区域彼此电连接；及包括第二漏极区域的第二晶体管结构，其中第二垂直导电区域使第二漏极区域和掩埋的导电区域彼此电连接。
[0084]条款6.根据条款5的电子设备，还包括覆盖在第一漏极区域之上的第一导电电极，覆盖在第二漏极区域之上的第二导电电极，或者二者都包括。
[0085]条款7.根据条款6的电子设备，其中第二晶体管结构还包括第二源极区域。第一导电结构电连接到第一源极区域，第二导电电极电连接到第二源极区域，或者二者都电连接。
[0086]条款8.根据条款6的电子设备，其中第一晶体管结构还包括第一栅极电极，第二晶体管结构还包括第二栅极电极，而且第一导电电极和第二导电电极中每一个都与第一栅极电极和第二栅极电极电隔离。
[0087]条款9.一种电子设备，可以包括掩埋的导电区域、该掩埋的导电区域之上的掩埋的绝缘层，以及位于掩埋的绝缘层之上的半导体层，其中半导体层具有主表面和相反的表面，而且掩埋的导电区域部署成相比主表面来说更靠近相反的表面。该电子设备还可以包括延伸通过掩埋的绝缘层的第一垂直导电结构，其中第一垂直导电结构电连接到掩埋的导电区域。该电子设备还可以包括延伸通过掩埋的绝缘层的第二垂直导电结构，其中第二垂直导电结构电连接到掩埋的导电区域。
[0088]在条款9的一种实施例一中，第一垂直导电结构限定部署成与掩埋的绝缘层相邻的第一空隙，第二垂直导电结构不限定与掩埋的绝缘层相邻的空隙或者限定与掩埋的绝缘层相邻的至少一个第二空隙，其中第一空隙大于所述至少一个第二空隙中的每一个。
[0089]在条款9的另一种实施例二中，第一和第二垂直导电结构的若干部分的特征在于，使得第一垂直导电结构的一部分位于与掩埋的绝缘层相同的高度并且具有第一最大宽度，第一垂直导电结构的另一部分位于高于掩埋的绝缘层的高度并且具有第一最小宽度，而且第一比率是第一最大宽度与第一最小宽度之比；第二垂直导电结构的一部分位于与掩埋的绝缘层相同的高度并且具有第二最大宽度，第二垂直导电结构的另一部分位于高于掩埋的绝缘层的高度并且具有第二最小宽度；第二比率是第一最大宽度与第二最小宽度之比；而且第一比率大于第二比率。
[0090]在条款9的另一种实施例三中，既包括条款9的实施例一中的内容，也包括条款9的实施例二中的内容。
[0091]条款10.根据条款9所述的电子设备，其中第一垂直导电结构限定部署成与掩埋的绝缘层相邻的第一空隙，第二垂直导电结构不限定与掩埋的绝缘层相邻的空隙或者限定与掩埋的绝缘层相邻的至少一个第二空隙，其中第一空隙大于所述至少一个第二空隙中的每一个。
[0092]条款11.根据条款9所述的电子设备，其中第一垂直导电结构的一部分位于与掩埋的绝缘层相同的高度并且具有第一最大宽度，第一垂直导电结构的另一部分位于高于掩埋的绝缘层的高度并且具有第一最小宽度，而且第一比率是第一最大宽度与第一最小宽度之比；第二垂直导电结构的一部分位于与掩埋的绝缘层相同的高度并且具有第二最大宽度，第二垂直导电结构的另一部分位于高于掩埋的绝缘层的高度并且具有第二最小宽度；第二比率是第一最大宽度与第二最小宽度之比；而且第一比率大于第二比率。
[0093]条款12.根据条款9所述的电子设备，还包括与主表面相邻的水平定向的掺杂区域，其中第二垂直导电结构使水平定向的掺杂区域与掩埋的导电区域彼此电连接。
[0094]条款13.—种形成电子设备的工艺，可以包括提供工件，该工件包括掩埋的导电区域和位于该掩埋的导电区域之上的半导体层，其中半导体层具有主表面和相反的表面，其中掩埋的导电区域部署成相比主表面来说更靠近相反的表面。该工艺还可以包括形成与主表面相邻并且朝着掩埋的导电区域延伸通过半导体层的第一垂直导电区域，以及形成与主表面相邻并且朝着掩埋的导电区域延伸通过半导体层的第二垂直导电区域，其中形成第二垂直导电区域在与形成第一垂直导电区域不同的时间执行。
[0095]条款14.根据条款13所述的工艺，还包括形成栅极电极和形成源极区域。形成栅极电极、形成源极区域或者形成这二者在形成第一垂直导电区域之后执行；而形成第二垂直导电区域在形成栅极电极、形成源极区域或者形成这二者之后执行。
[0096]条款15.根据条款14所述的工艺，其中形成栅极电极和形成源极区域在形成第一垂直导电区域之后执行；而形成第二垂直导电区域在形成栅极电极和形成源极区域之后执行。
[0097]条款16.根据条款13所述的工艺，还包括在半导体层之上形成导电电极，其中形成导电电极在形成第一垂直导电区域之后执行，而形成第二垂直导电区域在形成导电电极之后执行。
[0098]条款17.根据条款13所述的工艺，其中半导体层限定具有侧壁的沟槽，而且形成第二垂直导电区域包括形成位于沟槽中并且与侧壁邻接的导电层。
[0099]条款18.根据根据条款17所述的工艺，其中半导体层限定具有另一个侧壁的另一个沟槽，该工艺还包括沿这另一个侧壁的一部分形成绝缘层，并且形成第一垂直导电区域包括在这另一个沟槽中形成另一个导电层，其中绝缘层位于这另一个导电层与半导体层之间。
[0100]条款19.根据条款13所述的工艺，还包括在形成第一垂直导电区域之后形成导电电极，其中形成第二垂直导电区域在形成导电电极之后执行。
[0101]条款20.根据条款19所述的工艺，还包括在形成导电电极之后形成栅极电极。
[0102]应当指出，不是以上在通用描述或例子中描述过的所有行为都是必需的，具体行为的一部分可能不是必需的，而且一个或多个更进一步的行为可以除描述过的那些之外被执行。还有，行为列出的次序不一定是它们执行的次序。
[0103]以上关于具体实施例描述了好处、优点以及对问题的解决办法。但是，可能造成任何好处、优点或解决办法出现或变得更加明确的好处、优点、对问题的解决办法及任何特征都不应当认为是任何或所有请求保护范围的关键性、必需或基本特征。
[0104]这里所描述的实施例的说明书与图示是要提供对各种实施例的结构的一般性理解。该说明书与图示不是要用作对使用这里所述结构或方法的装置与系统的所有元件与特征的详尽和综合描述。单独的实施例可以结合起来在单个实施例中提供，而且反过来，为了简洁而在单个实施例背景下描述的各种特征也可以单独地或者以任意组合提供。另外，对范围中所陈述的值的提及包括那个范围中的每个值。仅阅读本说明书之后，许多其它实施例将会对本领域技术人员明显。其它实施例可以被使用并且从本公开内容导出，使得在不背离本公开内容范围的情况下可以进行结构替换、逻辑替换或者其它变化。因此，本公开内容应当认为是说明性而不是约束性的。
【权利要求】
1.一种电子设备,包括: 掩埋的导电区域； 半导体层，具有主表面和相反的表面，其中掩埋的导电区域布置成相比所述主表面来说更靠近所述相反的表面； 第一垂直导电区域，与所述主表面相邻并且朝着所述掩埋的导电区域延伸通过所述半导体层，其中所述第一垂直导电区域电连接到所述掩埋的导电区域； 绝缘层，布置在所述半导体层和所述第一垂直导电区域之间所述半导体层中相比所述主表面来说更靠近所述掩埋的导电区域的第一点处；以及 第二垂直导电区域，与所述主表面相邻并且朝着所述掩埋的导电区域延伸通过所述半导体层，其中所述第二垂直导电区域电连接到所述掩埋的导电区域，并且其中所述半导体层和所述第二垂直导电区域之间在所述半导体层中相比所述主表面来说更靠近所述掩埋的导电区域的第二点处没有布置绝缘层。
2.如权利要求1所述的电子设备，其中所述第一垂直导电区域和所述第二垂直导电区域具有不同的成分。
3.如权利要求1或2所述的电子设备，还包括第一晶体管结构和与所述第一晶体管结构隔开的第二晶体管结构，其中所述第一晶体管结构和所述第二晶体管结构经所述第一垂直导电区域、所述掩埋的导电区域和所述第二导电区域彼此耦合。
4.如权利要求3所述的电子设备，还包括: 所述第一晶体管结构包括第一源极区域，其中所述第一垂直导电区域将所述第一源极区域和所述掩埋的导电区域彼此电连接；以及 所述第二晶体管结构包括第二漏极区域，其中所述第二垂直导电区域将所述第二漏极区域和所述掩埋的导电区域彼此电连接。
5.如权利要求4所述的电子设备，还包括: 第一导电电极，覆盖在所述第一漏极区域之上；和 第二导电电极，覆盖在所述第二漏极区域之上， 其中所述第二晶体管结构还包括第二源极区域，其中: 所述第一导电结构电连接到所述第一源极区域；并且 所述第二导电电极电连接到所述第二源极区域。
6.—种电子设备,包括: 掩埋的导电区域； 掩埋的绝缘层，位于所述掩埋的导电区域之上； 半导体层，布置于所述掩埋的绝缘层之上，其中所述半导体层具有主表面和相反的表面，并且所述掩埋的导电区域布置成相比所述主表面来说更靠近所述相反的表面； 第一垂直导电结构，延伸通过所述掩埋的绝缘层，其中所述第一垂直导电结构电连接到所述掩埋的导电区域；以及 第二垂直导电结构，延伸通过所述掩埋的绝缘层，其中所述第二垂直导电结构电连接到所述掩埋的导电区域， 其中: (i)所述第一垂直导电结构限定布置成与所述掩埋的绝缘层相邻的第一空隙，所述第二垂直导电结构不限定与所述掩埋的绝缘层相邻的空隙或者限定与所述掩埋的绝缘层相邻的至少一个第二空隙，其中所述第一空隙大于所述至少一个第二空隙中的每一个；(ii)所述第一垂直导电结构和所述第二垂直导电结构的若干部分的特征在于使得: 所述第一垂直导电结构的一部分位于与所述掩埋的绝缘层相同的高度并且具有第一最大宽度，所述第一垂直导电结构的另一部分位于高于所述掩埋的绝缘层的高度并且具有第一最小宽度，并且第一比率是所述第一最大宽度与所述第一最小宽度之比； 所述第二垂直导电结构的一部分位于与所述掩埋的绝缘层相同的高度并且具有第二最大宽度，所述第二垂直导电结构的另一部分位于高于所述掩埋的绝缘层的高度并且具有第二最小宽度，并且第二比率是所述第二最大宽度与所述第二最小宽度之比；并且所述第一比率大于所述第二比率；或者既(i )又(i i )。
7.一种形成电子设备的方法，包括: 提供工件，所述工件包括掩埋的导电区域和所述掩埋的导电区域之上的半导体层，其中所述半导体层具有主表面和相反的表面，其中所述掩埋的导电区域布置成相比所述主表面来说更靠近所述相反的表面； 形成与所述主表面相邻并且朝着所述掩埋的导电区域延伸通过所述半导体层的第一垂直导电区域；以及 形成与所述主表面相邻并且朝着所述掩埋的导电区域延伸通过所述半导体层的第二垂直导电区域，其中形成第二垂直导电区域在与形成第一垂直导电区域不同的时间执行。
8.如权利要求7所述的方法，还包括: 形成栅极电极；和 形成源极区域， 其中: 形成所述栅极电极和形成所述源极区域在形成所述第一垂直导电区域之后执行；并且 形成所述第二垂直导电区域在形成所述栅极电极和形成所述源极区域之后执行。
9.如权利要求7或8所述的方法，还包括在所述半导体层之上形成导电电极，其中形成所述导电电极在形成所述第一垂直导电区域之后执行，并且形成所述第二垂直导电区域在形成所述导电电极之后执行。
10.如权利要求7或8所述的方法，其中: 所述半导体层限定具有第一侧壁的第一沟槽和具有第二侧壁的第二沟槽；并且 所述方法还包括沿所述第一侧壁的一部分形成绝缘层； 形成所述第一垂直导电区域包括形成在另一沟槽中的第一导电层，其中所述绝缘层布置于所述第一导电层和所述半导体层之间；并且 形成所述第二垂直导电区域包括形成位于所述沟槽中并与所述第二侧壁邻接的第二导电层。
【文档编号】H01L21/60GK104051416SQ201410095373
【公开日】2014年9月17日 申请日期:2014年3月14日 优先权日:2013年3月15日
【发明者】G·M·格里瓦纳, G·H·罗切尔特 申请人:半导体元件工业有限责任公司