一种高介电常数栅介质材料沟槽mos肖特基二极管器件的制作方法
【专利摘要】本发明提供一种高介电常数栅介质材料沟槽MOS肖特基二极管器件，包括N+半导体衬底、N+半导体衬底上的N-外延层、N-外延层上加工的沟槽结构、N-外延层上及沟槽内生长肖特基接触的阳极金属、N+衬底下面生长欧姆接触的阴极金属；所述沟槽侧壁氧化层包括上下两部分，上部采用高介电常数栅介质材料，下部使用二氧化硅；且所述的沟槽内壁生长高介电常数栅介质材料的高度占沟槽总高度的四分之三以内。本发明设计的一种高介电常数栅介质材料沟槽MOS肖特基二极管器件，在沟槽中的氧化层的上部采用高介电常数栅介质材料，下部仍然使用二氧化硅，与传统的SiO2TMBS器件相比，漏电流密度可以减小19.8％，同时，不减弱器件的击穿电压和正向导通电压特性。
【专利说明】一种高介电常数栅介质材料沟槽MOS肖特基二极管器件
【技术领域】
[0001] 本发明属于功率整流器件领域，具体的说是一种低功耗、超高速半导体整流器件， 广泛应用于开关电源、变频器、驱动器等电路，做高频、大电流整流二极管、续流二极管、保 护二极管使用，或在微波通信等电路中做整流二极管、小信号检波二极管。
【背景技术】
[0002] 随着社会的发展，人类对于能源的需求和消耗日益增加，降低能源消耗已经成为 了节能环保所必不可少的重要措施。目前，各种功率整流器件被广泛应用于人们的生活和 生产中，因此，功率整流器件在节能环保中扮演着重要的角色。
[0003] 肖特基二极管由于其低的正向导通压降和快速的反向恢复时间，在功率整流器件 中得到了广泛的应用。但是，由于肖特基二极管中少数载流子的存储效应很小，所以其频率 响应仅为RC时间常数限制，因而，他是高频和快速开关的理想器件。在传统的平面硅肖特 基二极管中，由于其反向漏电主要来自于热电子发射，而不是P-η结一样来自于产生复合 电流。因此，在相同的面积和电压下，平面肖特基结二极管的反向漏电流比p-n结大很多。 另外，在高压器件中，由于寄生电阻的影响，平面肖特基二极管的低正向导通电压的优势也 不明显了。为了改善平面肖特基二极管的这些缺点，1994年Baliga等提出了含M0S结构的 沟槽式肖特基二极管（Trench Barrier Schottky Diodes，TMBS)。
[0004] 沟槽式MOS势垒肖特基（TMBS)在诸多应用领域都有不可替代的优势：除了适应高 频高压的需求，在相比传统整流器，M0S具有的低漏电和低正向导通电压，可以实现节能环 保，顺应市场的发展趋势。TMBS器件利用M0S结构围绕肖特基势垒结，从两个方面改进肖特 基结的反向特性。其一，通过电场耦合作用改变在M0S结构之间漂移区的电场强度分布，将 电场强度的最大值从肖特基结处转移到了硅的内部，有效的抑制了反向偏压下由镜像力引 起的肖特基势垒降低效应，从而减小了肖特基结的反向漏电流；其二，TMBS结构还可以降 低有源区中电场强度的最大值，从而实现二极管反向击穿电压的增加。
[0005] 自从TMBS结构器件被发明以来，不少研究者致力于通过改变TMBS器件的参数来 进一步提高器件性能。如Baliga等通过改善有源区的掺杂分布来改善器件的击穿电压，但 是同时也导致了其反向漏电流的增加。Juang等通过在沟槽底部引入p-n结来改善器件在 沟槽底部的电场强度分布，达到增加击穿电压的作用等。但是作为TMBS结构器件中非常关 键的沟槽结构，对沟槽侧壁材料如何影响二极管的电学特性尚未见深入的报道。本专利设 计了一种高介电常数栅介质材料沟槽TMBS器件，并且使用器件模拟软件Medici对器件性 能进行了模拟。模拟结果表明，在我们所使用的参数条件下，与传统的Si0 2TMBS器件相比， 漏电流密度可以减小19. 8 %，同时，器件的击穿电压和正向导通电压特性并没有减弱。
【发明内容】
[0006] 本发明的目的是：设计一种高介电常数栅介质材料沟槽M0S肖特基二极管器件， 在沟槽中的氧化层的上部采用高介电常数栅介质材料，下部仍然使用二氧化硅，与传统的 Si02TMBS器件相比，漏电流密度可以减小19. 8%，同时，不减弱器件的击穿电压和正向导通 电压特性。
[0007] 本发明的技术方案是：一种高介电常数栅介质材料沟槽M0S肖特基二极管器件， 包括N+半导体衬底、N+半导体衬底上的N-外延层、N-外延层上加工的沟槽结构、N-外延 层上及沟槽内生长肖特基接触的阳极金属、N+衬底下面生长欧姆接触的阴极金属；所述沟 槽侧壁氧化层包括上下两部分，上部采用高介电常数栅介质材料，下部使用二氧化硅；且所 述的沟槽内壁生长高介电常数栅介质材料的高度占沟槽总高度的四分之三以内。
[0008] 进一步的，所述沟槽内壁生长的二氧化硅和高介电常数栅介质材料厚度在0. 1 μ m 以上。
[0009] 进一步的，所述的沟槽的总深度大于1 μ m。
[0010] 进一步的，所述的N+半导体衬底的掺杂浓度在IX 1018cnT3以上。
[0011] 进一步的，所述的N-外延层的掺杂浓度在5X 1017cnT3以下。
[0012] 进一步的，所述的N-外延层的掺杂浓度是均匀分布，或者是线性分布，或者是阶 梯分布，或者是类高斯分布，或者是任意分布。
[0013] 进一步的，所述的N-外延层的厚度大于4um。
[0014] 本发明的有益效果在于：高介电常数栅介质材料沟槽式肖特基二极管中的沟槽侧 壁的氧化层从单一材料，变为两种材料，其中沟槽中的氧化层的上部采用高介电常数栅介 质材料，下部仍然使用二氧化硅。采用介电常数较大的高介电常数栅介质材料，可以增强该 处的电场耦合作用，降低肖特基结表面的电场强度，从而有效地减小器件的漏电流。具体而 言，与传统的Si0 2TMBS器件相比，漏电流密度可以减小19. 8%。
[0015] 另外，这样的改动没有减小器件金属半导体界面上的有效肖特基结面积，也没有 提高相同反向耐压下器件耗尽区最大电场强度，所以不会影响器件的击穿电压和正向导通 电压。
【专利附图】
【附图说明】
[0016] 图1为本发明的结构示意图；
[0017] 图2为本发明对特定参数的传统TMBS器件改善前后，及将沟槽氧化层全部改为高 介电常数栅介质材料的TMBS器件的反向IV电学特性的对比图；其中Si0 2代表沟槽氧化层 全是Si02TMBS器件；!1?)2代表内壁全部使用高介电常数栅介质材料的TMBS器件；Si0 2+Hf02 代表沟槽内壁高介电常数栅介质材料氧化物的高度i为0. 5um的高介电常数栅介质TMBS 器件；
[0018] 图3为本发明对特定参数的传统TMBS器件改善前后，及将沟槽氧化层全部改为高 介电常数栅介质材料的TMBS器件的正向IV电学特性的对比图；其中Si0 2代表沟槽氧化层 全是Si02TMBS器件；!1?)2代表内壁全部使用高介电常数栅介质材料的TMBS器件；Si0 2+Hf02 代表沟槽内壁高介电常数栅介质材料氧化物的高度为0. 5um的高介电常数栅介质TMBS器 件；
[0019] 图4为本发明对特定参数的传统TMBS器件改善前后的电场强度分布对比图，即在 40V下沿器件沟槽边缘的电场强度分布图（从肖特基结所处于的平面到外延与衬底的交界 所处的平面处）；
[0020] 图5为高介电常数栅介质材料的高度对器件的击穿电压（@l(T3A/cm 2)的影响，其 中无标记的直线是与高介电常数栅介质材料TMBS器件相同结构参数的沟槽氧化层全是 Si02TMBS器件的性能；
[0021] 图6为高介电常数栅介质材料的高度对器件的漏电流密度（0-10V)的影响；其 中无标记的直线是与高介电常数栅介质材料TMBS器件相同结构参数的沟槽氧化层全是 Si02TMBS器件的性能；
[0022] 图7为高介电常数栅介质材料的高度对器件的正向导通电压（@150A/cm2)的影 响。其中无标记的直线是与高介电常数栅介质材料TMBS器件相同结构参数的沟槽氧化层 全是Si0 2TMBS器件的性能；
【具体实施方式】
[0023] 为了更为具体的描述本发明，下面结合附图及【具体实施方式】对本发明的技术方案 及其相关原理和模拟过程进行详细说明。本专利的模拟研究中，优选的各种器件参数选择 如下：N-有源区深度为4um，掺杂浓度都为2X1016cnT3 ;器件阳极电极端肖特基结的势垒金 属的功函数为5eV ;沟槽的总深度为1. 65 μ m ;沟槽中氧化层厚度为2000A，沟槽间有源区宽 度为0. 7 μ m。另外高介电常数栅介质TMBS器件中有一个特有的参数，也就是沟槽内壁高介 电常数栅介质材料（例如：氧化铪、氧化钛等）氧化物的高度为〇. 5um。各种器件参数可根 据实验条件适当调整，对本专利无影响。其中，沟槽的总深度大于1 μ m小于外延层厚度、N+ 半导体衬底的掺杂浓度在1X l〇18cm_3以上、N-外延层的掺杂浓度在5X 1017cm_3以下、沟槽 内壁生长的二氧化硅和高介电常数栅介质材料厚度大于〇. 1 μ m，可根据实验需求，适当调 整，不影响实验结果。
[0024] 如图1所示，一种高介电常数栅介质材料沟槽M0S肖特基二极管器件，包括N+半 导体衬底1 ;N-外延层2,位于N+半导体衬底上；N-外延层上加工的沟槽结构3 ;沟槽内壁 氧化层下部生长的二氧化硅4和上部生长的高介电常数栅介质材料5 ;N-外延层上及沟槽 内生长肖特基接触的阳极金属6 ;N+衬底下面生长欧姆接触的阴极金属7。
[0025] 如图2所示，为了证明本专利设计结果的作用，我们通过medici模拟了击穿电压 在50V的传统沟槽式肖特基二极管、内壁全部使用高介电常数栅介质材料的沟槽式肖特基 二极管和本专利所述的改善方法改善过的high-k TMBS (为表述方便，以下将本专利所述的 改善方法改善过的TMBS称为high-k TMBS，高介电常数栅介质材料称为high-k材料）的电 学性能。从图中我们可以明显的看到，high-k TMBS器件与Si02TMBS器件相比漏电有了明显 的改善，而high-k器件与内壁全部使用high-k材料的TMBS器件相比漏电几乎相同。我们 从图中得到具体漏电数据为：Si0 2TMBS器件的漏电流密度为1. 01X 10_5A/cm2(M0V ;High-k TMBS器件的漏电流密度为8. 1 X 10_6A/cm2(M0V ;内壁全部使用high-k材料的TMBS器件的 漏电流密度为1. 2X 10_5A/cm2(M0V。high-k TMBS器件的漏电流密度比Si02TMBS器件的漏 电流密度降低了 19. 8%，漏电流降低了近五分之一。而high-k TMBS器件与内壁全部使用 high-k材料的TMBS器件在40V的漏电流的差异主要是因为，内壁全部使用high-k材料的 TMBS器件的击穿电压太低，在此电压下已经不是主要有热电子发射产生了，也有碰撞电流 产生的部分电流，事实上我们从图中可以看出，在30V之前，两个器件的漏电流密度还是几 乎相同的。
[0026] 为了证明我们设计结果的性能并不会影响器件的正向导通电压，我们也将模拟出 来的三种器件的正向IV曲线进行对比，如图3所示。由图中可知三种器件的正向导通电压 在通常的使用情况下（导通电流密度为150A/cm 2时对应的电压）几乎相同，其中Si02TMBS 器件的正向导通电压为〇. 5295V ;high-k TMBS器件的正向导通电压为0. 531V ;内壁全部使 用high-k材料的TMBS器件的正向导通电压为0. 532V。high-k TMBS器件的击穿电压仅比 Si02TMBS器件的击穿电压降低了千分之2. 8。这种差距也是极小的，甚至小于器件工艺的 偏差，所以也是可能忽略的。
[0027] 如图4所示，在相同的电压下，内壁全部使用高介电常数栅介质材料的TMBS器件 中的最大电场强度值最大，而Si0 2TMBS器件与high-k TMBS器件中的最大电场强度值基本 相同，所以会有图2中的结果，Si02TMBS器件与high-k TMBS器件的击穿电压基本相同，而 内壁全部使用high-k材料的TMBS器件的击穿电压却很低。而且从图4也可以看出器件的 表面的电场强度值Si0 2器件最大，而其他两个器件的表面电场强度都比Si02器件低，所以 其他两种器件的击穿电压都比较低。
[0028] 为了研究器件的击穿电压、漏电流密度和正向导通电压这三个电学性能参数随着 沟槽中high-k材料氧化物的高度的变化趋势，我们模拟了沟槽中high-k材料氧化物的高 度分别为 ：〇.3以111、0.54111、0.74111、0.94111和1.14111的这五种111811-1^]\^5器件。如图5 所示，我们可以看出器件的击穿电压随着沟槽中高介电常数栅介质材料氧化物的高度的增 加而降低；图6则显示漏电流密度随着沟槽中高介电常数栅介质材料氧化物的高度的增加 而减小；图7表明正向导通电压与沟槽中高介电常数栅介质材料氧化物的高度几乎没有关 系，高介电常数栅介质材料氧化物的高度增加，正向导通电压不变。模拟结果显示，随着沟 槽中高介电常数栅介质材料氧化物高度的增加，器件的击穿电压降低，但漏电减小，我们可 以根据实际的应用需求来选择最佳的器件参数。
【权利要求】
1. 一种高介电常数栅介质材料沟槽MOS肖特基二极管器件，包括N+半导体衬底、N+半 导体衬底上的N-外延层、N-外延层上加工的沟槽结构、N-外延层上及沟槽内生长肖特基接 触的阳极金属、N+衬底下面生长欧姆接触的阴极金属；其特征在于：所述沟槽侧壁氧化层 包括上下两部分，上部采用高介电常数栅介质材料，下部使用二氧化硅；且所述的沟槽内壁 生长高介电常数栅介质材料的高度占沟槽总高度的四分之三以内。
2. 根据权利要求1所述的高介电常数栅介质材料沟槽M0S肖特基二极管器件，其特征 在于：所述沟槽内壁生长的二氧化硅和高介电常数栅介质材料厚度在〇. 1 μ m以上。
3. 根据权利要求1所述的高介电常数栅介质材料沟槽MOS肖特基二极管器件，其特征 在于：所述的沟槽的总深度大于1 μ m。
4. 根据权利要求1所述的高介电常数栅介质材料沟槽MOS肖特基二极管器件，其特征 在于：所述的N+半导体衬底的掺杂浓度在1 X 1018cnT3以上。
5. 根据权利要求1所述的高介电常数栅介质材料沟槽M0S肖特基二极管器件，其特征 在于：所述的N-外延层的掺杂浓度在5X 1017cnT3以下。
6. 根据权利要求1所述的高介电常数栅介质材料沟槽M0S肖特基二极管器件，其特征 在于：所述的N-外延层的掺杂浓度是均匀分布，或者是线性分布，或者是阶梯分布，或者是 类高斯分布，或者是任意分布。
7. 根据权利要求1所述的高介电常数栅介质材料沟槽M0S肖特基二极管器件，其特征 在于：所述的N-外延层的厚度大于4um。
【文档编号】H01L29/861GK104051548SQ201410307573
【公开日】2014年9月17日 申请日期:2014年6月30日 优先权日:2014年6月30日
【发明者】蔡银飞, 翟东媛, 赵毅, 施毅, 郑有炓 申请人:杭州启沛科技有限公司