集成电路的连接垫静电防护元件的制作方法

本发明涉及一种静电防护元件，特别涉及一种集成电路的连接垫静电防护元件。

背景技术：

集成电路主要包含有一核心电路(core)，该核心电路位于连接垫(bond pad)下方，且连接垫电性连接核心电路(core)，连接垫可作为信号输入/输出(I/O)端子或电源(power)端子使用。随着半导体科技的进步，集成电路的尺寸已越来越小化，其内部核心电路的布局也越来越精密。然而，当连接垫产生静电时，静电将经由连接垫进入核心电路，恐导致核心电路遭受静电破坏。

技术实现要素：

因此本发明的主要目的在于提供一种集成电路的连接垫静电防护元件，使集成电路能免于静电的危害。

本发明集成电路的连接垫静电防护元件中，该集成电路包含有一基板与形成在基板上方的连接垫，该静电防护元件包含有：

一静电放电结构，形成于该基板上且位于该连接垫的下方，该静电放电结构包含有一中央电极区与多个外围电极区，该多个外围电极区依续由内向外环绕在该中央电极区的外围；以及

多个上下间隔排列的导电层，形成于该基板上方，并位于该静电放电结构与该连接垫之间，该多个导电层电性连接该静电放电结构与该连接垫。

根据本发明的结构，当连接垫有静电产生时，静电能量是经由导电层进入该静电放电结构，而该静电放电结构可将静电导引到接地，如此一来，静电不会进入集成电路的核心电路，达到静电防护的功效。此外，由于该静电放电结构是直接形成在该基板上，并且位在连接垫的下方，换句话说，该静电放电结构约仅占用连接垫的布局区域，使本发明达到有效率的空间配置，让静电放电 结构的布局面积达到最小化。

以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。

附图说明

图1：本发明静电防护元件的第一较佳实施例的俯视示意图；

图2：图1的剖视示意图(一)；

图3：图1的剖视示意图(二)；

图4：本发明第一较佳实施例中该静电放电结构的示意图；

图5：本发明第一较佳实施例中第一导电层的示意图；

图6：本发明第一较佳实施例中第二导电层的示意图；

图7：本发明的静电放电结构的等效电路图；

图8：本发明第一较佳实施例进一步形成N型井区的示意图；

图9：本发明第二较佳实施例中该静电放电结构的示意图；

图10：本发明第二较佳实施例中导电层与静电放电结构的示意图。

其中，附图标记

100静电放电结构 10P型井区

11连接垫 121第一N型电极区

122第二N型电极区 123第三N型电极区

124 P型掺杂区 125P型电极区

13场氧化层 211中央导电体

212导电段 213第一导电环体

214第二导电接地环体 215连接部

31、32、33、34导孔 411中央导电体

412导电接地环体 413延伸部

51、52、53、54导孔 60护层

61连接垫开窗 71第一N型井区

72第二N型井区 811中央导电体

812弧形段 813桥接部

M1第一导电层 M2第二导电层

M3第三导电层 B基板

R1第一电阻 R2第二电阻

ZD齐纳二极管 FOD场氧化元件

具体实施方式

下面结合附图对本发明的结构原理和工作原理作具体的描述：

集成电路主要包含一基板及位于该基板上方的导电层与连接垫(bond pad)，该基板通过掺杂、扩散或离子布植等手段形成各种电路元件(例如电阻、电容、晶体管等)，该些电路元件通过导电层彼此电性连接而构成一核心电路(core)，该些连接垫电性连接导电层，可作为信号输入/输出(I/O)端子或电源(power)端子使用。

以任一个连接垫为例说明，本发明静电防护元件包含有一静电放电结构与多个上下间隔排列的导电层，该静电放电结构形成于该基板内部并包含有一中央电极区与多个外围电极区，该多个外围电极区是依续由内向外环绕在该中央电极区的外围。请参考图1～图3所示，该静电放电结构100形成于该集成电路的基板B的P型井区(P-well)10中，该静电放电结构100位于该连接垫11下方，且该静电放电结构100所在的位置涵盖该连接垫11。请参考图2～图4，该静电放电结构100包含有一第一N型电极区121、一第二N型电极区122、一第三N型电极区123、一P型掺杂区124与一P型电极区125，前述的中央电极区即为该第一N型电极区121，而所述的外围电极区包含该二N型电极区122、第三N型电极区123与P型电极区125。该些电极区121、122、123、125形成于该基板B的表面，该P型掺杂区124位于该第一N型电极区121的下方，且该P型掺杂区124的掺杂浓度高于该P型井区10的掺杂浓度。请参考图4，该第二N型电极区122、该第三N型电极区123以及该P型电极区125是以该第一N型电极区121为中心，依续由内向外环绕在该第一N型电极区121的外围，请参考图2、图3，相邻的N型或P型电极区121、122、123、125之间皆分别设有场氧化层13以使该些电极区121、122、123、125彼此隔开，避免短路。

如图4所示的第一较佳实施例，该第一N型电极区121的分布区域呈矩形，该第二N型电极区122以及该P型电极区125呈环状封闭矩形而各具有 四个区段。该第三N型电极区123为四个独立未相连的区段，分别位于该第二N型电极区122以及该P型电极区125的四个区段之间。

请参考图2与图3，所述导电层由下而上依续包含有一第一导电层M1、一第二导电层M2与一第三导电层M3。请配合参考图5，该第一导电层M1包含有一中央导电体211、四个独立的导电段212、一第一导电环体213与一第二导电接地环体214。该中央导电体211位于该第一N型电极区121的正上方，其底面通过导孔(Contact)31电性连接该第一N型电极区121。该四个导电段212分别位于该第二N型电极区122的四个区段上方，且底面分别通过导孔32电性连接该第二N型电极区122。该第一导电环体213呈环状封闭矩形，位于该四个第三N型电极区123的上方并涵盖该些第三N型电极区123，该第一导电环体213通过连接部215而电性连接该中央导电体211，且该第一导电环体213的底面通过导孔33电性连接该第三N型电极区123。该第二导电接地环体214亦呈环状封闭矩形，是位于该P型电极区125的上方并涵盖该P型电极区125，该第二导电接地环体214的底面通过导孔34电性连接该P型电极区125。

请配合参考图6，该第二导电层M2包含有一中央导电体411与一导电接地环体412，该中央导电体411位于该第一导电层M1的中央导电体211上方，该第二导电层M2的中央导电体411的底面通过导孔51电性连接该第一导电层M1的中央导电体211。该导电接地环体412位于该第一导电层M1的第二导电接地环体214的上方并涵盖该第二导电接地环体214，且底面通过导孔52电性连接该第二导电接地环体214，该第二导电层M2的导电接地环体412为环状封闭矩形而具有四个区段，各区段的中央内侧边往该中央导电体411延伸而形成一延伸部413，该四个延伸部413的末端分别涵盖该第一导电层M1的四个导电段212，且各延伸部413的底面通过导孔53而电性连接对应的导电段212。

如图2与图3所示，该第三导电层M3包含有该连接垫11，该连接垫11位于该第二导电层M2的中央导电体411上方，护层(passivation)60是于该第三导电层M3的连接垫11顶面形成一连接垫开窗61，该连接垫11外露于连接垫开窗61中，该连接垫11底面通过导孔54电性连接该第二导电层M2的中央导电体411。为方便图面表示，各图中该连接垫11与该静电放电结构100 的尺寸仅为示意图，举例而言，该连接垫11与该静电放电结构100的尺寸比例实际比例大概为0.8:1。

根据前述的电性连接关系，对于该静电放电结构100而言，其第一N型电极区121与第三N型电极区123电性连接该连接垫11，该第二N型电极区122与P型电极区125可连接到接地，使该静电放电结构100形成图7所示的等效电路图，其包含有一齐纳二极管ZD、一第一电阻R1、一场氧化元件FOD(field-oxide device)与一第二电阻R2。

该齐纳二极管ZD由该第一N型电极区121与P型掺杂区124构成，第一N型电极区121与P型掺杂区124之间的P-N接面形成齐纳二极管ZD的P-N接面。该场氧化元件FOD由该第二N型电极区122、该第三N型电极区123与该P型电极区125构成晶体管。该第一电阻R1为该P型井区10产生的寄生电阻，该第二电阻R2为在第三N型电极区123上的寄生电阻，此因导孔31布局变化所产生。

如图7所示，该齐纳二极管ZD与该第一电阻R1串联，而连接在连接垫11与接地之间，该场氧化元件FOD包含有一第一端、一第二端与一控制端，该第一端与第二端分别连接该连接垫11与接地，该控制端连接该齐纳二极管ZD与第一电阻R1的串接节点，该第二电阻R2串接该场氧化元件FOD。该场氧化元件FOD可为一场氧化晶体管，则该第三N型电极区123作为该第一端而为漏极(Drain)，该第二N型电极区122作为该第二端而为源极(Source)，该P型电极区125作为该控制端而为栅极(Gate)；或者该场氧化元件FOD可为一双极性接面晶体管(BJT)，则该第三N型电极区123作为该第一端而为集极(Collector)，该第二N型电极区122作为该第二端而为射极(Emitter)，该P型电极区125作为该控制端而为基极(Base)。

当该连接垫11产生因静电引起的突波电压时，突波电压将导致该齐纳二极管ZD崩溃，该第一电阻R1的端电压可导通该场氧化元件FOD，此时该第二电阻R2是对静电产生限流与能量缓冲，故静电经过第二电阻R2的缓冲后才通过该场氧化元件FOD而接地，避免该场氧化元件FOD被静电破坏，更重要的是，静电不会达到该集成电路的核心电路(core)，达到静电防护的功效。另一方面，藉由该第二N型电极区122、第三N型电极区123以及该P型电极区125依续环绕在该第一N型电极区121外围的布局，供静电有四面八方 的放电路径，使静电防护更有效率。此外，因为该第三N型电极区123的四个区段彼此为独立且没有连接，当静电进入该第三N型电极区123的各区段时，可避免对该第二N型电极区122或P型电极区125产生尖端放电的情形。

请参考图8，该P型井区10内可进一步形成一第一N型井区71与一第二N型井区72，该第一N型井区71的顶部连接该第一N型电极区121并位在导孔31下方，而该第一N型井区71的底部延伸到该P型井区10的边缘，第二N型井区72的顶部连接该第三N型电极区123并位在导孔33下方，而该第二N型井区72的底部亦延伸到该P型井区10的边缘。该第一N型井区71与第二N型井区72的掺杂浓度是低于该第一N型电极区121与第三N型电极区123的的掺杂浓度，用以提供静电缓冲功能，亦可产生寄生的该第二电阻R2的效果。

前述第一较佳实施例是揭示矩形布局的静电放电结构100，请参考图9所示的第二较佳实施例，该静电放电结构100为圆形布局，该第一N型电极区121的分布区域呈圆形，该第二N型电极区122、该第三N型电极区123以及该P型电极区125分别为圆环状，并以该第一N型电极区121为中心而由内向外依续环绕在该第一N型电极区121的外围，因为第二较佳实施例采用圆形布局，自然没有尖端放电的问题。

与第一较佳实施例相同，第二较佳实施例亦包含有下而上依续排列的多个导电层。请配合参考图10，所述导电层包含有一第一导电层，该第一导电层包含有一中央导电体811与一弧形段812。该中央导电体811位于该第一N型电极区121的上方，其底面通过导孔电性连接该第一N型电极区121。该弧形段812位于该第二N型电极区122上方，且底面通过导孔而电性连接该第二N型电极区122，该弧形段812的两末端之间形成一通道，该中央导电体811对外延伸出一桥接部813，该桥接部813通过该弧形段812的通道，且该桥接部813的末端位于该第三N型电极区123的上方，该桥接部813的末端底面亦通过导孔而电性连接该第三N型电极区123。如第一较佳实施例所述而类推，该第二N型电极区122与P型电极区125可通过其他导电层彼此电性连接，且该中央导电体811可通过其他导电层与连接垫11电性连接。

综上所述，由于该静电放电结构100可为矩形分布或圆形分布，使用者可视集成电路的实际布局需求而选用矩形或圆形的静电放电结构100，使本发明 静电防护元件在运用上更为弹性。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。