具有鳍结构和引线结构的半导体结构及其形成方法与流程

本发明总体涉及半导体领域，更具体地，涉及具有鳍结构和引线结构的半导体结构及其形成方法。

背景技术：

半导体器件用于多种电子应用，诸如个人电脑、手机、数码相机和其他的电子设备。通常通过下列步骤来制造半导体器件：在半导体衬底上方顺序地沉积绝缘层或介电层、导电层和半导体材料层；以及使用光刻来图案化多种材料层，以形成该多种材料层上的电路组件和元件。

用于提高计算机性能的重要驱动力之一是电路更高级别的集成。通过最小化或缩小给定芯片上的器件尺寸来实现这种集成。容差(tolerance)在能够缩小芯片的尺寸中起到非常重要的作用。

然而，尽管现有的半导体制造工艺通常已经满足其预期目的，但是随着不断按比例缩小器件，这些工艺不能在所有的方面完全符合要求。

技术实现要素：

根据本发明的一个方面，提供了一种半导体结构，包括：衬底；鳍结构，形成在衬底上方；第一引线结构，形成在鳍结构上方；源极结构和漏极结构，形成在鳍结构的相对两侧上；以及栅极结构，形成在鳍结构上方，其中，通过栅极结构将鳍结构与第一引线结构分离。

优选地，栅极结构围绕第一引线结构。

优选地，第一引线结构与源极结构和漏极结构连接。

优选地，鳍结构具有第一沟道高度，而第一引线结构具有第二沟道高度，并且第一沟道高度与第二沟道高度的比率在约1:1至约1:0.5的范围内。

优选地，该半导体结构还包括：第二引线结构，形成在第一引线结构上方，其中，通过栅极结构将第二引线结构与第一引线结构分离。

优选地，栅极结构围绕第二引线结构。

优选地，鳍结构具有第一沟道高度，而第二引线结构具有第三沟道高度，并且第一沟道高度与第三沟道高度的比率在约1:1至约1:0.5的范围内。

优选地，第一引线结构具有第二沟道高度，而第二引线结构具有第三沟道高度，并且第二沟道高度与第三沟道高度不同。

根据本发明的另一方面，提供了一种半导体结构，包括：衬底；鳍结构，形成在衬底上方；源极结构和漏极结构，形成在鳍结构的相对两侧上；栅极结构，横跨鳍结构而形成；以及第一引线结构，穿过栅极结构而形成，其中，栅极结构覆盖鳍结构，并且栅极结构围绕第一引线结构。

优选地，第一引线结构与源极结构和漏极结构连接。

优选地，该半导体结构还包括：第二引线结构，穿过栅极结构而形成，其中，通过栅极结构将第二引线结构与第一引线结构分离。

优选地，第二引线结构与源极结构和漏极结构连接。

优选地，第一引线结构具有第一沟道高度，并且第二引线结构具有基本等于第一沟道高度的第二沟道高度。

优选地，第一引线结构具有第一沟道高度，并且第二引线结构具有与第一沟道高度不同的第二沟道高度。

根据本发明的又一方面，提供了一种用于制造半导体结构的方法，包括：在衬底上方形成第一伪层；在第一伪层上方形成第一硅层；图案化第一硅层、第一伪层和衬底，以形成鳍结构、位于鳍结构上方的第一伪结构以及位于第一伪结构上方的第一引线结构；形成横跨第一引线结构的伪栅极结构；在鳍结构的相对两侧形成源极结构和漏极结构；去除伪栅极结构；去除第一伪结构；以及在鳍结构上方并且围绕第一引线结构形成栅极结构。

优选地，第一引线结构与源极结构和漏极结构连接。

优选地，鳍结构具有第一沟道高度，并且第一引线结构具有不大于第一沟道高度的第二沟道高度。

优选地，第一沟道高度与第二沟道高度的比率在约1:1至约1:0.5的范围内。

优选地方法，还包括：在第一硅层上方形成第二伪层；在第二伪层上方形成第二硅层；图案化第二硅层和第二伪层，以在所述第一引线结构上方形成第二伪结构以及在所述第二伪结构上方形成第二引线结构；以及去除所述第二伪结构，其中，所述栅极结构围绕所述第二引线结构。

优选地，该方法还包括：形成掩蔽结构，以覆盖所述鳍结构和所述第一引线结构而暴露所述第二引线结构；去除所述第二引线结构；以及去除所述掩蔽结构。

附图说明

当结合附图进行阅读时，通过下面详细描述可以更好地理解本发明的各方面。应该强调的是，根据工业中的标准实践，各种部件未被按比例绘制。实际上，为了清楚地讨论，各种部件的尺寸可以任意地增加或减小。

图1A至图1L是根据一些实施例的形成半导体结构的各个阶段的截面示图。

图2是根据一些实施例的沿着图1L所示的线A-A’截取的半导体结构的截面示图。

图3A和图3B是根据一些实施例的半导体结构的截面示图。

图4A至图4E是根据一些实施例的形成半导体结构的各个阶段的截面示图。

图5是根据一些实施例的通过工艺(包括图4A至图4E所示的工艺)来形成半导体结构的截面示图。

图6A和图6B是根据一些实施例的半导体结构的截面示图。

具体实施方式

以下公开内容提供了很多不同实施例或实例，用于实现本发明的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的多个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空间关系术语以描述如图所示的一个元件或部件与另一个元件或部件的关系。除图中所示的方位之外，空间关系术语旨在包括使用或操作过程中的器件的不同的方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样作相应地解释。

根据本发明的一些实施例，提供了半导体结构及其形成方法的实施例。通过在鳍结构上方形成引线结构来形成半导体结构。引线结构与形成在鳍结构的相对的两侧的源极/漏极结构连接，并且该引线结构嵌入形成在鳍结构上方的栅极结构。引线结构的形成可以用于调节半导体结构的阈值电压。

图1A至图1L是根据一些实施例的形成半导体结构100a的各个阶段的截面示图。如图1A所示，根据一些实施例，提供衬底102。在一些实施例中，衬底102是硅衬底。在一些实施例中，衬底102是绝缘体上硅(SOI)衬底。

如图1A所示，根据一些实施例，第一伪层104形成在衬底102上方。在一些实施例中，第一伪层104由Ge、SiGe等制成。可以通过任意应用沉积工艺(诸如，化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机物CVD(MOCVD)或等离子体增强的CVD(PECVD))来形成第一伪层104。在一些实施例中，第一伪层104具有在约20nm至约50nm的范围内的第一厚度T1。如果第一伪层104太厚，则在后续工艺中会难以去除该第一伪层104。另一方面，如果第一伪层104不够厚，则不可能为栅极形成留有足够的间隔。下文将描述细节。

如图1A所示，根据一些实施例，在形成第一伪层104之后，第一硅层106形成在第一伪层104上方。在一些实施例中，第一硅层106由未掺杂的硅制成。在一些实施例中，第一硅层106具有在约5nm至约50nm的范围内的第二厚度T2。第一硅层106的厚度将决定之后形成的第一引线结构的沟道高度，下文将描述其细节。

如图1A所示，根据一些实施例，在形成第一硅层106之后，第二伪层108和第二硅层110顺序地形成在第一硅层106上方。在一些实施例中，第二伪层108由与用于形成第一伪层104的材料类似或相同的材料制成。在一些实施例中，第二伪层108具有在约20nm至约50nm的范围内的第三厚度T3。同样地，如果第二伪层108太厚，则在后续工艺中会难以去除该第二伪层108。另一方面，如果第二伪层108不够厚，则不可能为栅极形成留有足够的间隔。

此外，根据一些实施例，第二硅层110由未掺杂的硅制成。在一些实施例中，第二硅层110具有在从约5nm至约50nm的范围内的第四厚度T4。同样地，第二硅层110的厚度将决定之后形成的第二引线结构的沟道高度。

在一些实施例中，第一伪层104和第二伪层108由类似或相同的材料制成，而第一硅层106和第二硅层110由类似或相同的材料制成。另外，根据一些实施例，第一伪层104和第二伪层108相对于第一硅层106和第二硅层110具有相对较高的蚀刻选择率。

接下来，如图1B所示，根据一些实施例，介电层112和掩模层114形成在第二硅层110上方，并且光敏层116形成在掩模层114上方。介电层112可以用作第二硅层110与掩模层114之间的粘合层。另外，介电层112还可以用作蚀刻掩模层114的蚀刻停止层。在一些实施例中，介电层112由氧化硅制成。可以通过使用热氧化工艺来形成介电层112，但是在一些其他实施例中，可以使用其他的沉积工艺。

在后续光刻工艺期间，掩模层114可以用作硬掩模。在一些实施例中，掩模层114由氮化硅制成。可以通过使用低压化学汽相沉积(LPCVD)或等离子体增强的化学汽相沉积(PECVD)来形成掩模层114，但是在一些其他的实施例中，还可以使用其他的沉积工艺。

接下来，如图1C所示，根据一些实施例，通过光敏层116来顺序地图案化掩模层114、介电层112、第二硅层110、第二伪层108、第一硅层106、第一伪层104和衬底102。之后，去除光敏层116。

如图1C所示，在蚀刻工艺之后，形成鳍结构118，并且第一伪结构120、第一引线结构122、第二伪结构124和第二引线结构126形成在鳍结构118上方。另外，第一伪结构120、第一引线结构122、第二伪结构124和第二引线结构126的厚度可以基本上分别等于第一伪层104、第一硅层106、第二伪层108和第二硅层110的厚度。因此，第一伪结构120具有第一厚度T1，并且第一引线结构122具有第二厚度T2。另外，如图1C所示，第二伪结构124具有第三厚度T3，并且第二引线结构126具有第四厚度T4。

接下来，如图1D所示，根据一些实施例，形成绝缘层128，以覆盖衬底102上方的鳍结构118。另外，绝缘层128还覆盖第一伪结构120、第一引线结构122、第二伪结构124、第二引线结构126、介电层112和硬掩模层114。在一些实施例中，绝缘层128由氧化硅制成。可以通过使用高密度等离子体(HDP)CVD工艺来形成绝缘层128，但是在其他实施例中，可以使用其他沉积工艺。

如图1E所示，根据一些实施例，在形成绝缘层128之后，去除绝缘层128的在第二引线结构126的顶面上方的上部，以暴露第二引线结构126的顶面。绝缘层128的上部的去除可以包括：执行化学机械抛光(CMP)工艺以及去除介电层112和掩模层114。

此外，如图1F所示，根据一些实施例，进一步对绝缘层128进行开槽，以在鳍结构118周围形成浅沟槽隔离(STI)结构130。

如图1G所示，根据一些实施例，在形成浅沟槽隔离结构130之后，横跨鳍结构118形成伪栅极结构132。更加具体地，伪栅极结构132还形成为横跨第一伪结构120、第一引线结构122、第二伪结构124和第二引线结构126。

在一些实施例中，伪栅极结构132包括伪栅极介电层134和伪栅电极层136。在一些实施例中，伪栅极介电层134由高k介电材料制成，诸如金属氧化物、金属氮化物、金属硅化物、过渡金属氧化物、过渡金属氮化物、过渡金属硅化物或金属的氮氧化物。高k介电材料的实例包括(但不限于)氧化铪(HfO2)、氧化硅铪(HfSiO)、氮氧化硅铪(HfSiON)、氧化钽铪(HfTaO)、氧化钛铪(HfTiO)、氧化锆铪(HfZrO)、氮化硅、氮氧化硅、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金或其他可应用的介电材料。

根据一些实施例，伪栅电极层136形成在伪栅极介电层134上方。伪栅电极层136可以包括单层或多层结构。在一些实施例中，伪栅电极层136由多晶硅制成。可以通过包括沉积、光刻图案化和蚀刻工艺的程序来形成伪栅极结构132。沉积工艺可以包括化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机物CVD(MOCVD)或等离子体增强的CVD(PECVD)。光刻图案化工艺可以包括光刻胶涂覆(如，旋涂)、软烘、掩模对准、曝光、曝光后烘焙、显影光刻胶、冲洗、干燥(如，硬烘)和/或其他可应用的工艺。蚀刻工艺可以包括干蚀刻、湿蚀刻和/或其他的蚀刻方法(如，反应离子蚀刻)。

根据一些实施例，间隔件层138形成在伪栅极结构132的侧壁上。在一些实施例中，间隔件层138由氮化硅、氧化硅、氮氧化硅、碳化硅或其他可应用的介电材料制成。间隔件层138可以包括单层或多层。

如图1H所示，根据一些实施例，在形成伪栅极结构132之后，源极结构140和漏极结构142形成在鳍结构118的相对两侧上。另外，源极结构140和漏极结构142相对较高(如，高于鳍结构118的初始高度)，不仅使鳍结构118而且使第一引线结构122和第二引线结构126与源极结构140和漏极结构142连接。

更加具体地，可以通过在鳍结构118中形成凹槽和通过外延生长(epi)工艺在凹槽中生长应变材料来形成源极/漏极结构140和142。另外，应变材料的晶格常数可以与衬底102的晶格常数不同。在一些实施例中，源极/漏极结构140和142由Ge、SiGe、InAs、InGaAs、InSb、GaAs、GaSb、InAlP、InP等制成。应该注意，尽管图1H所示的源极/漏极结构140和142是矩形，但是在其他实施例中，只要源极/漏极结构140和142具有足够的高度以与第一引线结构122和第二引线结构126连接，那么源极/漏极结构140和142可以具有其他的形状，诸如菱形。

如图1I所示，根据一些实施例，在形成源极/漏极结构140和142之后，形成接触蚀刻停止层(CESL)144，以覆盖衬底102上方的伪栅极结构132。在一些实施例中，接触蚀刻停止层144由氮化硅、氮氧化硅和/或其他可应用的材料制成。可以通过等离子体增强CVD、低压CVD、ALD或其他可应用的工艺来形成接触蚀刻停止层144。

根据一些实施例，在形成接触蚀刻停止层144之后，层间介电(ILD)层146形成在衬底102上方的接触蚀刻停止层144上。层间介电层146可以包括多层，该多层由多种介电材料制成，诸如氧化硅、氮化硅、氮氧化硅、正硅酸乙酯(TEOS)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、低k介电材料和/或其他可应用的介电材料。低k介电材料的实例包括(但不限于)氟化硅玻璃(FSG)、掺杂碳的氧化硅、非晶氟化碳、聚对二甲苯、双苯并环丁烯(BCB)或聚酰亚胺。可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、旋涂或其他可应用的工艺来形成层间介电层146。

接下来，根据一些实施例，对层间介电层146和接触蚀刻停止层144执行抛光工艺，以暴露伪栅极结构132的顶面。在一些实施例中，通过化学机械抛光(CMP)工艺来平坦化层间介电层146，直到暴露伪栅极结构132的顶面。

如图1J所示，根据一些实施例，在执行抛光工艺之后，去除伪栅极结构132，以形成沟槽145。在一些实施例中，通过第一蚀刻工艺来去除伪栅电极层136，并且在执行第一蚀刻工艺之后通过第二蚀刻工艺来去除伪栅极介电层134。

根据一些实施例，在去除伪栅极结构132之后，暴露第一伪结构120、第一引线结构122、第二伪结构124和第二引线结构126。另外，如图1J所示，鳍结构118、第一伪结构120、第一引线结构122、第二伪结构124和第二引线结构126都连接至源极结构140和漏极结构142。

之后，如图1K所示，根据一些实施例，去除第一伪结构120和第二伪结构124。在一些实施例中，通过湿蚀刻工艺来去除第一伪结构120和第二伪结构124。在一些实施例中，通过下列步骤来去除第一伪结构120和第二伪结构124：氧化第一伪结构120和第二伪结构124；以及之后通过诸如HF的酸来去除被氧化的第一伪结构120和第二伪结构124。

因为第一引线结构122和第二引线结构126附接至源极结构140和漏极结构142，所以，即使在去除第一伪结构120和第二伪结构124之后，第一引线结构122和第二引线结构126通过源极结构140和漏极结构142而保持在第一引线结构122和第二引线结构126的初始位置。即，去除的第一伪结构120形成鳍结构118与第一引线结构122之间的间隔，而去除的第二伪结构124形成第一引线结构122与第二引线结构126之间的间隔。

如先前所述和图1J所示，第一伪结构120具有第一厚度T1，并且第二伪结构124具有第三厚度T3。因此，根据一些实施例，在去除第一伪结构120和第二伪结构124之后，鳍结构118与第一引线结构122之间的距离基本等于第一伪结构120的第一厚度T1。同样地，根据一些实施例，第一引线结构122与第二引线结构126之间的距离基本等于第二伪结构124的第三厚度T3。因此，如果第一伪结构120的第一厚度T1和第二伪结构124的第三厚度T3太大，则会难以完全去除第一伪结构120和第二伪结构124。另一方面，如果第一伪结构120的第一厚度T1和第二伪结构124的第三厚度T3太小，则会难以在间隔中形成金属栅极结构(下文参照图1L和图2进行描述)。

如图1L所示，根据一些实施例，在去除第一伪结构120和第二伪结构124之后，金属栅极结构147形成在沟槽145中。在一些实施例中，金属栅极结构147包括栅极介电层148、功函金属层150和金属栅电极层152。

另外，因为在鳍结构118与第一引线结构122之间以及在第一引线结构122与第二引线结构126之间形成间隔，所以，金属栅极结构147还形成在鳍结构118与第一引线结构122之间的间隔以及第一引线结构122与第二引线结构126之间的间隔中。因此，在一些实施例中，通过金属栅极结构147将鳍结构118与第一引线结构122分离。在一些实施例中，通过金属栅极结构147将第一引线结构122与第二引线结构126分离。另外，根据一些实施例，金属栅极结构147围绕第一引线结构122和第二引线结构126。

在一些实施例中，栅极介电层148由高k介电材料制成。高k介电材料的实例可以包括(但不限于)氧化铪(HfO2)、氧化硅铪(HfSiO)、氮氧化硅铪(HfSiON)、氧化钽铪(HfTaO)、氧化钛铪(HfTiO)、氧化锆铪(HfZrO)、金属氧化物、金属氮化物、金属硅化物、过渡金属氧化物、过渡金属氮化物、过渡金属硅化物、金属的氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、氧化硅、氮化硅、氮氧化硅、氧化锆、氧化钛、氧化铝或二氧化铪-氧化铝(HfO2-Al2O3)合金。

根据一些实施例，功函金属层150形成在栅极介电层148上方。可以定制功函金属层150，以具有适当的功函。例如，如果需要PMOS器件的P型功函金属(P金属)，则可以使用TiN、WN或W。另一方面，如果需要NMOS器件的N型功函金属(N金属)，则可以使用TiAl、TiAlN或TaCN。

根据一些实施例，金属栅电极层152形成在功函金属层150上方。在一些实施例中，金属栅电极层152由导电材料(诸如，铝、铜、钨、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴、TaC、TaSiN、TaCN、TiAl、TiAlN或其他可应用的材料制成)。可以通过任意可用的工艺将栅极介电层148、功函金属层150和金属栅电极层152形成为任意可用的厚度。

应该注意，可以在栅极介电层148、功函金属层150和金属栅电极层152上面和/或下面形成附加层，诸如，衬垫层、界面层、晶种层、粘合层、阻挡层等。另外，栅极介电层148、功函金属层150和金属栅电极层152可以包括一种或多种材料和/或一层或多层。

图2是根据一些实施例的沿着图1L所示的线A-A’截取的半导体结构100a的截面示图。如图2所示，金属栅极结构147形成在鳍结构118与第一引线结构122之间的间隔中(曾经形成第一伪结构120的位置)。因此，通过金属栅极结构147将鳍结构118与第一引线结构122分离。

在一些实施例中，鳍结构118与第一引线结构122之间的距离D1基本等于图1J所示的第一伪结构120的第一厚度T1。在一些实施例中，鳍结构118与第一引线结构122之间的距离D1在约20nm至约50nm的范围内。如先前所述，如果鳍结构118与第一引线结构122之间的距离D1太大，则不可能完全去除第一伪结构120，从而第一伪结构120的一些部分会留在鳍结构118与第一引线结构122之间的间隔中。另一方面，如果鳍结构118与第一引线结构122之间的距离D1太小，则会难以在鳍结构118与第一引线结构122之间的间隔中形成金属栅极结构147。

同样地，金属栅极结构147还形成在第一引线结构122与第二引线结构126之间的间隔中(曾经形成第二伪结构124的位置)。因此，通过金属栅极结构147将第一引线结构122与第二引线结构126分离。

在一些实施例中，第一引线结构122与第二引线结构126之间的距离D2基本等于图1J所示的第二伪结构124的第三厚度T3。在一些实施例中，第一引线结构122与第二引线结构126之间的距离D2在从约20nm至约50nm的范围内。如先前所述，如果第一引线结构122与第二引线结构126之间的距离D2太大，则不可能完全去除第二伪结构124，从而第二伪结构124的一些部分会留在第一引线结构122与第二引线结构126之间的间隔中。另一方面，如果第一引线结构122与第二引线结构126之间的距离D2太小，则会难以在第一引线结构122与第二引线结构126之间的间隔中形成金属栅极结构147。

如图2所示，第一引线结构122和第二引线结构126穿过金属栅极结构147形成，因此金属栅极结构147围绕第一引线结构122和第二引线结构126两者。更加具体地，根据一些实施例，栅极介电层148、功函金属层150和金属栅电极层152顺序地覆盖鳍结构118。另外，栅极介电层148、功函金属层150和金属栅电极层152顺序地覆盖第一引线结构122和第二引线结构126。

此外，鳍结构118、第一引线结构122和第二引线结构126都与源极结构140和漏极结构142连接(图2中未示出，参照图1K)。因此，鳍结构118、第一引线结构122和第二引线结构126可以用作半导体结构100a的沟道区域。如图2所示，鳍结构118具有第一沟道高度H1，第一引线结构具有第二沟道高度H2，以及第二引线结构具有第三沟道高度H3。在一些实施例中，第二沟道高度H2和第三沟道高度H3不大于第一沟道高度H1。

在一些实施例中，第一沟道高度H1与第二沟道高度H2的比率在约1:1至约1:0.5的范围内。在一些实施例中，第一沟道高度H1与第三沟道高度H3的比率在约1:1至约1:0.5的范围内。在一些实施例中，第二沟道高度H2基本等于第三沟道高度H3。在一些实施例中，鳍结构118的第一沟道高度H1在约10nm至约50nm的范围内。在一些实施例中，第一引线结构122的第二沟道高度H2在从约5nm至约50nm的范围内。在一些实施例中，第二引线结构126的第三沟道高度H3在从约5nm至约50nm的范围内。可以通过改变第一引线结构122的第二沟道高度H2和/或第二引线结构126的第三沟道高度H3来调节半导体结构100a的阈值电压。

应该注意，尽管图1A至图2示出了形成在鳍结构118上方的两个引线结构，但是可以根据引线结构的应用来调节引线结构的数量。例如，根据一些其他的实施例，一至五个引线结构可以形成在鳍结构上方，并且不旨在限制本发明的范围。另外，尽管图1A至图2所示的第一引线结构122和第二引线结构126具有矩形截面，但是，它们只是为了更好地理解本发明的实例。即，形成在鳍结构上方的引线结构可以是其他形状，诸如具有圆形截面，并且不旨在限制本发明的范围。

图3A和图3B是根据一些实施例的半导体结构100b和100c的截面示图。除了半导体结构100b和100c的引线结构的沟道高度与第一引线结构122和第二引线结构126的沟道高度不同之外，半导体结构100b和100c与图1A至图2所示的半导体结构100a类似或相同。用于形成半导体结构100b和100c的材料和方法与用于形成半导体结构100a的材料和方法类似或相同，并且本文不再重复。

如图3A所示，根据一些实施例，半导体结构100b包括鳍结构118、第一引线结构122b和第二引线结构126b。另外，第一引线结构122b具有第二沟道高度H2b，并且第二引线结构126b具有第三沟道高度H3b。在一些实施例中，第二沟道高度H2b不同于(如，小于)第三沟道高度H3b。除了第一伪层的厚度不同于(诸如小于)第二伪层的厚度之外，可以通过图1A至图1L所述的工艺来形成第一引线结构122b和第二引线结构126b。另外，根据一些实施例，鳍结构118的第一沟道高度与第二沟道高度H2b的比率在约1:1至约1:0.5的范围内。在一些实施例中，鳍结构118的第一沟道高度与第三沟道高度H3b的比率在约1:1至约1:0.5的范围内。

图3B是根据一些实施例的也具有不同高度的引线结构的半导体100c的截面示图。更加具体地，根据一些实施例，半导体结构100c包括鳍结构118、第一引线结构122c和第二引线结构126c。另外，第一引线结构122c具有第二沟道高度H2c，而第二引线结构126c具有第三沟道高度H3c。在一些实施例中，第二沟道高度H2c不同于(诸如大于)第三沟道高度H3c。除了第一伪层的厚度不同于(如，大于)第二伪层的厚度之外，可以通过图1A至图1L所述的工艺来形成第一引线结构122c和第二引线结构126c。

应该注意，尽管图3A和图3B中未示出诸如源极/漏极结构的其他元件，但是还可以通过图1A至图1L所述和所示的材料和方法来形成这些元件，并且不旨在限制本发明的范围。

具有第一引线结构122、122b和122c以及第二引线结构126、126b和126c的半导体结构100a、100b和100c可以具有不同的阈值电压。因此，可以通过改变半导体结构的引线结构的厚度来调节该半导体结构的阈值电压。

图4A至图4E是根据一些实施例的形成半导体结构的各个阶段的截面示图。可以通过图1A至图1K所示的和先前所述的材料和工艺来形成图4A所示的结构，因而本文不再重复这些细节。

如图4A所示，根据一些实施例，在沟槽145中暴露鳍结构118、第一引线结构122和第二引线结构126，并且去除第一伪结构120和第二伪结构124(图4A中未示出，如图1J所示)。因为第一引线结构122和第二引线结构126连接至(如，附接至)源极结构140和漏极结构142，所以将第一引线结构122和第二引线结构126放置在鳍结构118上方但不与鳍结构118直接接触

接下来，如图4B所示，根据一些实施例，在沟槽145中形成掩蔽层401，以覆盖鳍结构118、第一引线结构122和第二引线结构126。在一些实施例中，掩蔽层401是底部抗反射涂(BARC)层。在一些实施例中，掩蔽层401是诸如氧化硅层的氧化物层。可以通过执行CVD工艺或任意其他可应用的沉积工艺来形成掩蔽层401。

如图4C所示，根据一些实施例，在形成掩蔽层401之后，执行回蚀工艺，以去除掩蔽层401的上部以及暴露第二引线结构126。在一些实施例中，回蚀工艺是湿蚀刻工艺。在回蚀工艺之后，形成掩蔽结构403，以保护沟槽145中未被设计为在后续蚀刻工艺中被去除的部分。如图4C所示，根据一些实施例，掩蔽结构403保护(即，覆盖)鳍结构118和第一引线结构122，而暴露第二引线结构126。

如图4D所示，根据一些实施例，在形成掩蔽结构403之后，执行蚀刻工艺，以去除暴露的第二引线结构126。在一些实施例中，通过湿蚀刻工艺来去除第二引线结构126。如图4E所示，根据一些实施例，在去除第二引线结构126之后，去除掩蔽结构403，并且再次暴露鳍结构118和第一引线结构122。

接下来，在沟槽145中形成金属栅极结构147，以覆盖鳍结构118和第一引线结构122(图4E中未示出，参照图5)。形成金属栅极结构147的细节可以与形成图1L所示的金属栅极结构147的细节类似或相同，因此本文不再重复。

图5是根据一些实施例的通过工艺(包括图4A至图4E所示的以及上述的工艺)而形成的半导体结构100d的截面示图。根据一些实施例，半导体结构100d包括鳍结构118和第一引线结构122，并且金属栅极结构147形成在鳍结构118上方，以及金属栅极结构147围绕第一引线结构122。

另外，尽管在形成半导体结构100d的工艺中还形成了第二引线结构126，但是在制造工艺期间去除了第二引线结构126。应该注意，尽管图5中未示出诸如源极/漏极结构的其他元件，但是，还可以通过图1A至图1L所述和所示的材料和方法来形成这些元件，并且不旨在限制本发明的范围。

可以将工艺应用于具有多个鳍结构的半导体结构。例如，首先，相同数量的引线结构可以形成在所有鳍结构上方。之后，掩蔽结构(诸如掩蔽结构403)可以形成在一些区域中，以覆盖在这些区域中不会被去除的鳍结构和引线结构。在形成掩蔽结构之后，可以通过蚀刻工艺来去除未被掩蔽结构覆盖的引线结构。因此，可以调节该结构的每一部分的阈值电压，并且半导体结构可以在不同区域中具有不同阈值电压。

另外，尽管在图5所示的半导体结构中仅去除了第二引线结构126，但是在其他的实施例中，可以将第一引线结构和第二引线结构两者均去除。即，可以根据需要来改变形成在鳍结构上方的引线结构的数量。

图6A和图6B是根据一些实施例的半导体结构100e和100f的截面示图。根据一些实施例，半导体结构100e和100f均包括两个鳍结构。

更加具体地，如图6A所示，根据一些实施例，半导体结构100e包括第一鳍结构118e和第二鳍结构118e’。另外，根据一些实施例，第一引线结构122e和第二引线结构126e形成在第一鳍结构118e上方，而第一引线结构122e’和第二引线结构126e’形成在第二鳍结构118e’上方。包括介电层148、功函金属层150和金属栅电极层152的金属栅极结构147形成在第一鳍结构118e和第二鳍结构118e’上方，并且金属栅极结构147围绕第一引线结构122e和122e’以及第二引线结构126e和126e’。

在一些实施例中，除了形成两组鳍结构之外，通过图1A至图1L所示的和先前所述的工艺来形成半导体结构100e。因此，第一鳍结构118e和第二鳍结构118e’可以与图1A至图5所示的鳍结构118类似或相同。第一引线结构122e和122e’可以与图1A至图3B所示的第一引线结构122、122b或122c类似或相同。第二引线结构126e和126e’可以与图1A至图3B所示的第二引线结构126、126b或126c类似或相同。

图6B是根据一些实施例的与上述半导体结构100e类似的半导体结构100f的截面示图。如图6B所示，根据一些实施例，半导体结构100f包括第一鳍结构118f和第二鳍结构118f’。另外，根据一些实施例，第一引线结构122f和第二引线结构126f形成在第一鳍结构118f上方，但是仅第一引线结构122f’形成在第二鳍结构118f’上方。即，在半导体结构100f中，不同数量的引线结构形成在鳍结构上方。

在一些实施例中，通过与用于形成半导体结构100e的工艺类似的工艺来形成半导体结构100f。然而，在形成金属栅极结构147之前，去除形成在鳍结构118f’上方的一个引线结构。用于去除形成在鳍结构118f’上方的引线结构的工艺可以与图4A至图5所示的和先前所述的工艺类似或相同。在一些实施例中，形成掩蔽结构(诸如图4C所示的掩蔽结构403)，以覆盖第一鳍结构118f、第二鳍结构118f’、第一引线结构122f和122f’以及第二引线结构126f，但暴露形成在第一引线结构122f’上方的第二引线结构。在形成掩蔽结构之后，执行蚀刻工艺，以去除形成在第一引线结构122f’上方的第二引线结构。因此，第一鳍结构118f和第二鳍结构118f’可以具有形成在第一鳍结构118f和第二鳍结构118f’上的不同数量的引线结构。

在一些实施例中，通过在衬底102上方形成不同数量的材料层来形成半导体结构100f。例如，四层材料层(包括第一伪层、第一硅层、第二伪层和第二硅层)顺序地形成在一个区域上方，并且仅两层材料层(包括第一伪层和第一硅层)顺序地形成在衬底102的另一个区域上方。之后，根据一些实施例，执行图1A至图1L所示的工艺，以在第一鳍结构118f上方形成第一引线结构122f和第二引线结构126f，并且仅第一引线结构122f’形成在第二鳍结构118f’上方。

应该注意，尽管图6A和图6B中未示出诸如源极/漏极结构的其他元件，但是还可以通过图1A至图1L所述和所示的材料和方法来形成这些元件，并且不旨在限制本发明的范围。另外，尽管第一引线结构122e、122e’、122f、122f’以及第二引线结构126e、126e’和126f好像具有类似的厚度，但是它们只是为了更好地理解本发明的实例。即，诸如图3A和图3B所示的具有多种厚度的引线结构还可以应用于图6A和图6B所示的半导体结构。

如先前所述，引线结构(诸如第一引线结构122、122b、122c、122e、122e’和122f以及第二引线结构126、126b、126c、126e和126e’)可以用于调节诸如鳍式场效应晶体管(FinFET)的半导体结构的阈值电压。尽管可以通过注入或形成多个功函层来调节FinFET结构的阈值电压，但是需要诸如重复多个掩蔽工艺的复杂工艺，并且这些工艺仍具有挑战性。因此，在本发明的一些实施例中，引线结构形成在鳍结构上方，以调节FinFET结构的阈值电压。因此，可以更好地控制FinFET结构的阈值电压，并且提高器件的性能。

另外，可以在半导体结构的不同区域中形成不同数量的引线结构。因此，可以通过应用先前所述的工艺来形成在不同区域中具有不同阈值电压的器件。不需要复杂和重复的掩蔽工艺。因此，降低了制造半导体结构的成本。

提供了半导体结构及其形成方法的实施例。半导体结构包括：鳍结构；和引线结构，形成在鳍结构上方。引线结构与形成在鳍结构的相对的两侧上的源极结构和漏极结构连接。另外，可以通过栅极结构将引线结构与鳍结构分离。引线结构的形成可以调节半导体结构的阈值电压以及提高器件的性能。

在一些实施例中，提供了一种半导体结构。半导体结构包括：衬底；和鳍结构，位于衬底上方。半导体结构还包括：第一引线结构，形成在鳍结构上方；以及源极结构和漏极结构，形成在鳍结构的相对的两侧上。半导体结构还包括：栅极结构，形成在鳍结构上方。另外，通过栅极结构将鳍结构与第一引线结构分离。

在一些实施例中，提供了一种半导体结构。半导体结构包括：衬底；和鳍结构，位于衬底上方。半导体结构还包括：源极结构和漏极结构，形成在鳍结构的相对的两侧上；以及栅极结构，形成为横跨鳍结构。半导体结构还包括：第一引线结构，形成为穿过栅极结构。另外，栅极结构覆盖鳍结构，并且栅极结构围绕第一引线结构。

在一些实施例中，提供了一种用于制造半导体结构的方法。用于制造半导体结构的方法包括：在衬底上方形成第一伪层；和在第一伪层上方形成第一硅层。用于制造半导体结构的方法还包括：图案化第一硅层、第一伪层和衬底，以形成鳍结构、位于鳍结构上方的第一伪结构和位于第一伪结构上方的第一引线结构。用于制造半导体结构的方法还包括：横跨第一引线结构形成伪栅极结构。用于制造半导体结构的方法还包括：在鳍结构的相对的两侧上形成源极结构和漏极结构；以及去除伪栅极结构。用于制造半导体结构的方法还包括：去除第一伪结构；以及在鳍结构上方并且围绕第一引线结构形成栅极结构。

上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域普通技术人员也应该意识到，这种等效造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。