电磁阻抗感测元件及其制作方法与流程

本发明涉及一种半导体元件及其制作方法，且特别是涉及一种电磁阻抗感测元件及其制作方法。

背景技术：

由于消费电子产品如手机、电子罗盘的出现，再加上马达、制动器等传统产品，使电磁阻抗感测装置的需求日益增加。

目前电磁阻抗感测元件大多以陶瓷材基材为基底，通过多层图案化导电层、图案化绝缘层与磁性导线的交错堆叠，将磁性导线固定于陶瓷基材上，并以磁性导线为中心，形成包围磁性导线的感测线圈(induction coil)电路。然而，在形成感测线圈电路时，每个图案化导电层和图案化绝缘层的形成步骤都必须与磁性导线进行对准，制作工艺工序繁复耗时。再加上磁性导线不易固定，且磁性导线与陶瓷基材之间的高低落差，会使用来图案化导电层和绝缘层的光致抗蚀剂涂布不均，容易产生曝光显影失焦的问题，以至于良率不易提升。另外，由于导电层与绝缘层会随着磁性导线的形状而高低起伏，不利于后续电极垫(Pad)的制作，使电磁阻抗感测元件的关键尺寸更难以进一步微小化，以至于线圈数无法增加，有碍电磁阻抗感测元件灵敏度的提升。

因此，有需提供一种先进的电磁阻抗感测元件及其制作方法以解决现有技术所面临的问题。

技术实现要素：

为解决上述问题，本发明提供一种电磁阻抗感测元件，包括第一基材、第一图案化导电层、第二基材、第二图案化导电层，磁性导线(magneto-conductive wire)以及包覆层。第一基材具有第一表面。第一图案化导电层形成于第一表面上。第二基材具有第二表面，面对第一表面。第二图案化导电层形成于第二表面上，与第一图案化导电层电性接触，并且与第一图案化导电层共同定义出一容置空间。磁性导线穿设于此容置空间之中。包 覆层包覆磁性导线，使磁性导线分别与第一图案化导电层和第二图案化导电层电性隔离。其中，第一图案化导电层与第二图案化导电层形成至少一个线圈电路(coil of wire)围绕磁性导线。

在本发明的一实施例之中，第一表面具有第一沟槽，一部分的第一图案化导电层位于第一沟槽的侧壁和底面上，并且与第二图案化导电层共同定义出此容置空间。

在本发明的一实施例之中，第二表面具有第二沟槽，一部分的第二图案化导电层位于第二沟槽的侧壁和底面上，且与位于第一沟槽的侧壁和底面上的部分第一图案化导电层共同定义出此容置空间。

本发明的一实施例之中，包覆层填满第一构槽和第二沟槽。

在本发明的一实施例之中，第一基材和第二基材由半导体材质所构成；第一基材和第一图案化导电层之间具有第一绝缘层；且第二基材和第二图案化导电层之间具有第二绝缘层。

本发明的另提供一种电磁阻抗感测元件的制作方法，其包含下述步骤：首先于第一基材的第一表面上形成第一图案化导电层；在第二基材的第二表面上形成第二图案化导电层。再将磁性导线置于第一表面上，并且使磁性导线与第一图案化导电层电性隔离。之后，将第一基材与第二基材接合(bonding)，使第一图案化导电层与第二图案化导电层电性接触，并共同定义出一容置空间，以容纳磁性导线穿设其中，并且形成至少一个围绕磁性导线的线圈电路。

在本发明的一实施例之中，将磁性导线置于第一表面上的步骤，包括：将磁性导线置于第一表面的第一沟槽中；形成包覆层包覆磁性导线，用于使磁性导线与位于第一沟槽的侧壁和底面上的一部分第一图案化导电层电性隔离。

在本发明的一实施例之中，第二表面具有第二沟槽，一部分的第二图案化导电层位于第二沟槽的侧壁和底面上，并且与位于第一沟槽的侧壁和底面上的部分第一图案化导电层共同定义出该容置空间。

在本发明的一实施例之中，第一基材和第二基材由半导体材质所构成，且在形成第一图案化导电层和第二图案化导电层之前，还包括：在第一表面上形成第一绝缘层；以及在第二表面上形成第二绝缘层。

在本发明的一实施例之中，在形成线圈电路之后还包括：薄化第一基材， 再形成多个贯穿第一基材和第一绝缘层的接触窗，并且使接触窗分别与第一图案化导电层和第二图案化导电层二者至少一者以及磁性导线电性接触。再于第一基材相对于第一表面的第三表面上形成图案化电路层，使图案化电路层包含多个分别与接触窗电连接的焊垫。

根据上述，本发明的实施例是采用半导体制作工艺技术来制作电磁阻抗感测元件，先在两个基材上分别形成两个不同的图案化导电层，再将两个基材予以接合，使位于不同基材上的两个图案化导电层电性接触，并共同定义出一容置空间，以容纳磁性导线穿设其中，且形成至少一个围绕磁性导线的线圈电路。

由于制作工艺中，除了将两个基材予以接合的步骤之外，图案化导电层不需要与磁性导线进行对准。加上，使用填充于沟槽中的包覆材料来形成包覆层，可省略额外的图案化步骤，大幅简化制作工艺步骤、缩短制作时间，降低制作工艺困难度。另外，由于两个图案化导电层的形成，是在相对平坦的表面上进行，并不会因磁性导线与基材之间的高低差而产生曝光显影失焦的问题，可大幅提升制作工艺精度，使电磁阻抗感测元件进一步微小化，达到缩小线宽尺寸，增加线圈数，提升电磁阻抗感测元件灵敏度的目的。再加上可采用晶片级制作工艺(wafer level process)，在整片晶片上同时进行多个电磁阻抗感测元件的制作、封装和测试，更可大幅提升制作工艺效率。

附图说明

图1A至图1G为本发明的一实施例所绘示的一系列制作电磁阻抗感测元件的制作工艺结构剖面示意图；

图1A’至图1G’为图1A至图1G的制作工艺结构的上视图；

图2A至图2D为本发明的另一实施例所绘示的一系列制作电磁阻抗感测元件的制作工艺结构剖面示意图；

图2A’至图2D’为图2A至图2D的制作工艺结构的上视图。

符号说明

100：电磁阻抗感测元件 101：基材

101a：基材表面 101b：基材表面

102：沟槽 102a：沟槽侧壁

102b：沟槽底面 103图案化导电层

103a：导线条带 103b：导线条带

103c：导线条带 103d：导线条带

104：磁性导线 105：绝缘胶

106：包覆层 107：容置空间

108：线圈电路 109：绝缘层

110：绝缘层 111：基材

111a：基材表面 111b：基材表面

113：图案化导电层 113a：导线条带

113b：导线条带 113c：导线条带

113d：导线条带 114a：接触窗

114b：接触窗 114c：接触窗

114d：接触窗 115：图案化电路层115a：焊垫 115b：焊垫

115c：焊垫 115d：焊垫

200：电磁阻抗感测元件

201：基材 201a：基材表面

202：沟槽 202a：沟槽侧壁

202b：沟槽底面 203图案化导电层

203a：导线条带 203b：导线条带

203c：导线条带 203d：导线条带

204：磁性导线 206：包覆层

207：容置空间 208：线圈电路

209：绝缘层 210：绝缘层

211：基材 211a：基材表面

211b：基材表面 212:沟槽

212a：沟槽侧壁 212b：沟槽底面

213：图案化导电层 213a：导线条带

213b：导线条带 213c：导线条带

213d：导线条带 214a：接触窗

214b：接触窗 214c：接触窗

214d：接触窗 215：图案化电路层

215a：焊垫 215b：焊垫

215c：焊垫 215d：焊垫

θ：斜切角

具体实施方式

本发明是提供一种电磁阻抗感测元件及其制作方法。为了对本发明的上述实施例及其他目的、特征和优点能更明显易懂，下文特举数个优选实施例，并配合所附的附图作详细说明。但必须注意的是，这些特定的实施案例与方法，并非用以限定本发明。本发明仍可采用其他特征、元件方法及实施例来加以实施。优选实施例的提出，仅用以例示本发明的技术特征，并非用以限定本发明的权利要求。该技术领域中具有通常知识者，将可根据以下说明书的描述，在不脱离本发明的精神范围内，作均等的修饰与变化。在不同实施例与附图之中，相同的元件，将以相同的元件符号加以表示。

图1A至图1G是根据本发明的一实施例所绘示的一系列制作电磁阻抗感测元件100的制作工艺结剖面示意图。图1A’至图1G’是绘示图1A至图1G的制作工艺结构的上视图。制作电磁阻抗感测元件100的方法包括下述步骤：

请参照图1A和图1A’，首先提供一基材101。在本发明的一些实施例之中，构成基材101的材料可以是半导体、陶瓷材料、塑化材料或其他适于用来承载电子元件的材料。在本发明的一些实施例之中，基材101可以是由包含硅(Si)、硅锗(SiGe)、砷化镓(GaAs)、碳化硅(SiC)或上述组合的半导体材料所构成。在本发明的另一些实施例之中，基材101可以是包含塑化材质或陶瓷材料的承载基板，例如印刷电路板(Printed circuit board；PCB)、软性印刷电路板(Flexible Printed Circuit,FPC)或是包含氧化铝的陶瓷基板。在本实施例之中，基材101优选是一硅晶片。

接着，在基材101的表面101a上形成一沟槽102。在本发明的一些实施例之中，沟槽102可以通过蚀刻、切割、研磨、压铸成型或其他可能的方式形成于基材101的表面101a上。在本实施例之中，是采用湿式蚀刻制作工艺，例如采用包含有氢氧化钾(KOH)的蚀刻剂来蚀刻硅晶片(基材101)，用于在具有(1,0,0)的晶格排列方向的基材101表面101a上形成沟槽102。其中，沟槽102侧壁102a与基材101表面101a之间夹有实质为54.7度的斜切角θ (如图1A所绘示)。

之后在基材101的表面101a上形成图案化导电层103。请参照图1B以及图1B’，在本发明的一些实施例之中，图案化导电层103的制作，包括通过沉积制作工艺，例如化学气降沉积、物理气相沉积或电镀制作工艺，在基材101的表面101a上形成一金属层，例如包含铜(Cu)、铝(Al)、钨(W)或上述的任意组合的金属层。再以光刻蚀刻制作工艺移除一部分金属层。在本实施例之中，是以电镀制作工艺在基材101的表面101a以及沟槽102的侧壁102a和底面102b上形成铜金属层。并以干式蚀刻制作工艺，例如反应离子蚀刻(Reactive Ion Etch，RIE)制作工艺，来图案化铜金属层，用于在基材101的表面101a上形成图案化导电层103。如图1B’所绘示，图案化导电层103包含多个彼此分离的导线条带，例如导线条带103a、导线条带103b、导线条带103c和导线条带103d，分别形成基材101的表面101a上，并且延伸横跨沟槽102的两侧。其中一部分的导线条带103a、导线条带103b、导线条带103c和导线条带103d分别毯覆于底面102b和侧壁102a。

值得注意是，在本发明的一些实施例之中，形成图案化导电层103之前，优选可以采用沉积制作工艺或氧化制作工艺，在基材101表面101a上形成一绝缘层109。例如在本实施例之中，绝缘层109采用化学气相沉积制作工艺形成，覆盖于基材101(硅晶片)表面101a以及沟槽102的侧壁102a和底面102b上的二氧化硅(SiO₂)层(如图1B和图1B’所绘示)。

在形成图案化导电层103之后，将一磁性导线104置于基材101表面101a上，并且使磁性导线104与图案化导电层103电性隔离。其中，磁性导线104可由非晶态(amorphous)的铁磁材料(Ferromagnets)，反铁磁材料、非铁磁性金属材料、穿隧氧化物材料之一或其组合所构成。例如在本发明的一些实施例之中，磁性导线104可由以包含镍(Ni)、铁(iron)、钴(cobalt)、铜(Cu)其中之一或上述材质任意组合的铁磁材料，例如以CoFeB或CoFeSiB为基底的合金(CoFeB-based or CoFeSiB-based alloy)材料所构成。

在本实施例之中，磁性导线104可由CoFeSiB基底合金材料所构成，而将磁性导线104置于基材101表面101a上的步骤，包括：先在沟槽102中填充绝缘胶105，例如环氧树脂(Epoxy)或其他合适的绝缘胶料(如图1C和图1C’所绘示)；再将磁性导线104置入位于基材101表面101a的沟槽102中，使绝缘胶105粘附于在磁性导线104的轴向表面，用于在磁性导线104上形 成包覆层106。在此一步骤中，包覆层106至少可包覆磁性导线104邻接沟槽102侧壁102a和底面102b的一部分轴向侧壁，以使磁性导线104和位于沟槽102的侧壁102a和底面102b上的一部分图案化导电层103，例如延伸进入沟槽102的侧壁102a和底面102b上的一部分导线条带103a、103b、103c和103d，电性隔离(如图1D和图1D’所绘示)。在本实施例之中，绝缘胶105优选不会完全填满沟槽102。

值得注意的是，在本发明的一些实施例中，绝缘胶105也可在将磁性导线104置入沟槽102之后，再填充于沟槽102之中，且绝缘胶105所形成的包覆层106可以完全包覆磁性导线104的轴向侧壁。

请参照图1E以及图1E’，另外提供具有图案化导电层113的另一个基材111。其中，图案化导电层113形成在基材111的表面111a上。在本发明的一些实施例之中，构成基材111的材料与构成基材101的材料类似或相同。在本实施例之中，基材111和基材101一样是硅晶片。图案化导电层113的制作及所使用的材料，也与制作图案化导电层103类似，故在此不再赘述。但值得注意的是，在本实施例之中，形成图案化导电层113之前，并未在基材111的表面111a形成任何沟槽，仅于基材111的表面111a形成材质为二氧化硅的绝缘层110。如图1E’所绘示，图案化导电层113包含多个彼此分离的导线条带，例如导线条带113a、导线条带113b、导线条带113c和导线条带113d，形成于基材111的表面111a上。

在本发明的实施例之中，提供具有图案化导电层103的基材101和提供具有图案化导电层113的基材111的制作工艺顺序并没有限定。在本发明的一些实施例中，可先提供具有图案化导电层103的基材101，之后再提供具有图案化导电层113的基材111。但在另一些实施例之中，提供具有图案化导电层113的基材111的制作工艺步骤，可先于提供具有图案化导电层103的基材101的制作工艺步骤。在本实施例中，同时提供具有图案化导电层103的基材101和具有图案化导电层113的基材111。

之后，采用晶片接合(wafer bonding technology)技术，例如熔融接合(Fusion Bonding)制作工艺、金属热压接合(Metal Thermal Compression Bonding)制作工艺或聚合物粘着接合(Polymer Adhesive Bonding)制作工艺，将基材101表面101a与基材111表面111a面对面对准接合(bonding)，并使图案化导电层103与图案化导电层113电性接触。例如在本实施例之中， 请参照图1F以及图1F’，图案化导电层103的导线条带103a的一端与图案化导电层113的导线条带113a的一端接触；图案化导电层113的导线条带113a的另一端与图案化导电层103的导线条带103b的一端接触；图案化导电层103的导线条带103b的另一端与图案化导电层113的导线条带113b的一端接触；图案化导电层113的导线条带113b的另一端接触与图案化导电层103的导线条带103c的一端接触；图案化导电层103的导线条带103c的另一端与图案化导电层113的导线条带113c的一端接触；图案化导电层113的导线条带113c的另一端与图案化导电层103的导线条带103d的一端接触；以及图案化导电层103的导线条带103d的另一端接触与图案化导电层113的导线条带113d的一端接触，用于使位于沟槽102的侧壁102a和底面102b上的一部分导线条带103a、103b、103c和103d与横跨于沟槽102上的一部分导线条带113a、113b、113c和113d共同定义出一个容置空间107，以容纳磁性导线104穿设其中，且形成至少一个线圈电路108围绕磁性导线104。

当施加于磁性导线104的外加磁场发生改变时，会引发电流脉冲轴向地流经磁性导线104，并使线圈电路108相对地输出一感应电压，可用以感测外加磁场的变化。其中，轴向流经磁性导线104的电流脉冲，与流经线圈电路108的电流方向相反。

本发明的一些实施例之中，在将基材101与基材111接合之前，还包含以绝缘胶105填满沟槽102或在基材111表面111a面对沟槽102的一部分区域涂布绝缘胶105(未绘示)，使绝缘胶105在基材101与基材111接合之后能完全包覆磁性导线104，用于使后续形成的包覆层106可以完全地包覆磁性导线104的轴向侧壁，将磁性导线104和图案化导电层113，例如导线条带113a、113b、113c和113d与磁性导线104重叠的部分，电性隔离(如图1F和图1F’所绘示)。

后续，采用晶片研磨技术(Wafer Grinding)，分别对基材101和111进行薄化。再形成多个贯穿基材101或基材111的接触窗，例如接触窗114a、114b、114c和114d，使其分别与图案化导电层103和113二者至少一者以及磁性导线104电性接触。在本实施例之中，接触窗114a和114b分别与图案化导电层103的导电条带103a及图案化导电层113的导电条带113d电性接触；接触窗114c和114d则分别与磁性导线104的两端电性接触。

之后，再于基材101或111相对于表面101a或111a的另一表面101b 或111b上形成图案化电路层115，使其包含多个焊垫，例如焊垫115a、115b、115c和115d，分别与对应的接触窗114a、114b、114c和114d电连接，完成电磁阻抗感测元件100的制备(如图1G和图1G’所绘示)。在本发明的一些实施例之中，接触窗114a、114b、114c和114d以及图案化电路层115，可以通过光学显影技术定义电路图案与位置、晶片蚀刻制作工艺以及金属沉积制作工艺来形成。

值得注意的是，虽然在本实施例之中，所有的接触窗114a、114b、114c和114d皆贯穿基材111和绝缘层110，而分别与图案化导电层103、113及磁性导线104电性接触。但在本发明的其他实施例中，可依照电磁阻抗感测元件100的布线需求，安排接触窗114a、114b、114c和114d的位置，使其和图案化导电层103、113及磁性导线104电性接触。

图2A至图2D是根据本发明的另一实施例所绘示的一系列制作电磁阻抗感测元件200的制作工艺结构剖面示意图。图2A’至图2D’是绘示图2A至图2D的制作工艺结构的上视图。电磁阻抗感测元件200的制作方法与制作工艺结构大致与电磁阻抗感测元件100的制作方法与制作工艺结构相似。差别在于，构成电磁阻抗感测元件200的两个基材201和211都具有一个沟槽202和202，分别位于基材201和211的表面201a和211a上，可用以共同定义出容置空间207，以容纳磁性导线204穿设其中。

首先，提供基材201和211；并在基材201表面201a上形成沟槽202、绝缘层209以及图案化导电层203(如图2A和图2A’所绘示)；以及在基材211表面211a上形成沟槽212、绝缘层210以及图案化导电层213(如图2B和图2B’所绘示)。在本发明的一些实施例之中，基材201和211的材料与图1A和图1A’中的基材101相同。在本实施例之中，基材201和211与图1A的基材101一样都是硅晶片。且在基材201和211上分别形成沟槽202和212、绝缘层209和210以及图案化导电层203和213的方法与材料，与绘示图1A至图1B和图1A’至图1B’中，用来形成沟槽102、绝缘层110及图案化导电层103所使用的方法及材料相同或类似。因在此不再赘述。在本实施例之中，位于基材201表面201a的沟槽202和位于基材211表面211a上的沟槽212具有相同的尺寸。但在其他实施例之中，沟槽202和212可以具有不同的尺寸。

之后，以绝缘胶(未绘示)填充沟槽202，再将磁性导线204置于基材201 表面201a的沟槽202中，使绝缘胶包裹磁性导线204，用于在磁性导线204上形成一包覆层206，至少包覆磁性导线204邻接沟槽202侧壁202a和底面202b的一部分轴向侧壁，以使磁性导线204和位于沟槽202中的一部分图案化导电层203，例如横跨于沟槽202的侧壁202a和底面202b上的一部分导线条带203a、203b、203c和203d，电性隔离。接着，再用表面粘着技术，例如熔融接合制作工艺、金属热压接合制作工艺或聚合物粘着接合制作工艺，将基材201表面201a与基材211表面211a面对面接合，并使图案化导电层203与图案化导电层213电性接触(如图2C和图2C’所绘示)。

在本实施例中，将基材201表面201a与基材211表面211a面对面接合的方式，包含将位于201表面201a上的沟槽202与位于基材211表面211a上的沟槽212对准；并且使图案化导电层203的导线条带203a的一端与图案化导电层213的导线条带213a的一端接触；图案化导电层213的导线条带213a的另一端与图案化导电层203的导线条带203b的一端接触；图案化导电层203的导线条带203b的另一端与图案化导电层213的导线条带213b的一端接触；图案化导电层213的导线条带213b的另一端与图案化导电层203的导线条带203c的一端接触；图案化导电层203的导线条带203c的另一端接触与图案化导电层213的导线条带213c的一端接触；图案化导电层213的导线条带213c的另一端接触与图案化导电层203的导线条带203d的一端接触；以及图案化导电层203的导线条带203d的另一端与图案化导电层213的导线条带213d的一端接触，用于使位于沟槽202的侧壁202a和底面202b上的一部分导线条带203a、203b、203c和203d与位于沟槽212的侧壁212a和底面212b上的一部分导线条带213a、213b、213c和213d共同定义出容置空间207，以容纳磁性导线204穿设其中，且形成至少一个线圈电路208围绕磁性导线204。

本发明的一些实施例之中，在将基材201与基材211接合之前，还包含以绝缘胶填满沟槽202或沟槽212(未绘示)，使绝缘胶在基材201与基材211接合之后能完全包覆磁性导线104，用于使后续形成的包覆层206完全包覆磁性导线204，将磁性导线204和图案化导电层213，例如导线条带213a、213b、213c和213d与磁性导线204重叠的部分，电性隔离。

后续，可采用晶片研磨技术(Wafer Grinding)，分别对基材201和211进行薄化。再于基材201中形成多个接触窗，例如接触窗214a、214b、214c 和214d，使其分别与图案化导电层203和213二者至少一者以及磁性导线204电性接触。在本实施例之中，接触窗214a和214b分别与图案化导电层203的导电条带203a及图案化导电层213的导电条带213d电性接触；接触窗214c和214d则分别与磁性导线204的两端电性接触。

之后，再于基材211相对于表面211a的另一表面211b上形成图案化电路层215，使其包含多个焊垫，例如焊垫215a、215b、215c和215d，分别与对应的接触窗214a、214b、214c和214d电连接，完成电磁阻抗感测元件200的制备(如图2D和图2D’所绘示)。

请再参照图2D和图2D’，通过前述方法所制作的电磁阻抗感测元件200，至少包括基材201、图案化导电层203、基材211、图案化导电层213、磁性导线204以及包覆层206。其中，基材201表面201a和基材211表面211a上分别具有一个沟槽202和212。图案化导电层203位于基材201表面201a上；图案化导电层213位于基材211表面211a上；且图案化导电层203与图案化导电层213电性接触，并共同定义出一容置空间207，并使磁性导线204穿设于此容置空间207之中。其中，包覆层206包覆磁性导线204，使磁性导线204分别与图案化导电层203和图案化导电层213电性隔离。图案化导电层203与图案化导电层213形成至少一个线圈电路208围绕磁性导线204。

当施加于磁性导线204的外加磁场发生改变时，会引发电流脉冲轴向地流经磁性导线204，并使线圈电路208相对地输出一感应电压，可用以感测外加磁场的变化。其中，轴向流经磁性导线104的电流脉冲，与流经线圈电路208的电流方向相反。

根据上述实施例，本发明的实施例是采用半导体制作工艺技术来制作电磁阻抗感测元件。以图2C和图2C’所绘示的电磁阻抗感测元件200为例，其先在两个基材201和211上分别形成两个图案化导电层203和213，再将两个基材101和211予以接合，使位于不同基材201和211上的两个图案化导电层203和213电性接触，并共同定义出一个容置空间207，以容纳磁性导线204穿设其中，且形成至少一个围绕磁性导线204的线圈电路208。

由于制作工艺中，除了基材201和211的贴合步骤之外，图案化导电层203和213不需要与磁性导线204进行对准。加上，使用填充于沟槽202和212中的包覆材料直接形成包覆层206来使磁性导线204分别与图案化导电 层203和213电性隔离，可省略额外的图案化步骤，大幅简化制作工艺步骤、缩短制作时间，降低制作工艺困难度。另外，由于图案化导电层203和213的形成，是在相对平坦的表面上进行，并不会因磁性导线与基材之间的高低落差而产生曝光显影失焦的问题，可大幅提升制作工艺精度，使电磁阻抗感测元件200进一步微小化。例如，将线圈电路208的线宽/线间隙控制在约3微米(μm)/3微米，达到缩小线宽尺寸，进而增加线圈数，提升元件灵敏度的目的。再加上可采用晶片级制作工艺(wafer scaled process)，在整片晶片上进行多个电磁阻抗感测元件200的制作、封装和测试，更可大幅提升制作工艺效率。

虽然结合以上优选实施例公开了本发明，然而其并非用以限定本发明，任何熟悉此技术者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以附上的权利要求所界定的为准。