一种半导体器件及其制造方法与流程

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法。

背景技术：

浅沟槽隔离(shallow trench isolation，简称STI)结构广泛应用于先进的逻辑电路工艺中，其优劣直接影响到器件的性能。由于STI角部的氧化层厚度通常会比较薄，加之之后形成的多晶硅电极会覆盖在这个区域，导致晶体管的阈值电压降低，这通常称之为“反窄沟效应”。

在先进的EE/闪存/逻辑工艺中，为了避免上述情况的发生，常见的处理方式是将STI尖角圆滑化(即修饰成圆角)。为了尖角圆滑化(corner rounding)的考量，往往要求STI衬垫氧化物层具有一定的厚度。但是在STI衬垫氧化物层生长过程中由于晶面晶向不一致而导致其生长厚度不同的问题，在浅沟槽侧壁上的STI衬垫氧化物层为110面，底部的STI衬垫氧化物层为100面，而侧壁上的厚度约为底部的1.6倍左右，因此厚度差异明显。

尤其是，在0.13μm工艺以下节点，为了尖角圆滑化要求通常会使用二氯乙烯(DCE：C₂H₂Cl₂)氧化来解决。其工艺简单介绍如下：如图1A所示，依次刻蚀形成于半导体衬底100上的硬掩膜层102、垫氧化层101和部分半导体衬底100，形成浅沟槽103；如图1B所示，在浅沟槽103底部和侧壁上形成衬垫氧化物层104；如图1C所示，而又为了后续HDP(高密度等离子体)氧化物更好的填充效率会用酸去蚀刻衬垫氧化物层104侧面的厚度，但是进而使底部的厚度变的更加薄，这样容易造成STI漏电的问题，最后如图1D所示，采用HDP氧化物105填充浅沟槽。

因此，有必要提出一种新的半导体器件的制造方法，以解决上述 技术问题。

技术实现要素：

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对现有技术的不足，本发明实施例一提供一种半导体器件的制造方法，包括：

步骤S1：提供半导体衬底，在所述半导体衬底的表面上形成有垫氧化物层，在所述垫氧化物层上形成有具有浅沟槽隔离结构的图案的硬掩膜层；

步骤S2：对暴露的所述垫氧化物层进行离子注入掺杂工艺，以形成位于所述垫氧化物层内的非晶区域；

步骤S3：进行退火工艺，以使得所述非晶区域向两侧扩散到部分所述硬掩膜层的下方的所述垫氧化物层内；

步骤S4：以所述硬掩膜层为掩膜，依次刻蚀所述非晶区域和部分所述半导体衬底，以形成浅沟槽；

步骤S5：在所述浅沟槽的底部和侧壁上形成衬垫层，使所述浅沟槽的顶部尖角在这个过程中得以被圆滑化。

进一步地，在所述步骤S5之后，还包括以下步骤：

沉积隔离材料填充所述浅沟槽，并覆盖所述硬掩膜层；

对所述隔离材料进行平坦化，停止于所述硬掩膜层中；

去除所述硬掩膜层，以形成浅沟槽隔离结构。

进一步地，在所述步骤S2中，所述离子注入的注入离子选自C或Ge或其组合。

进一步地，所述离子注入的注入方向与所述半导体衬底的表面垂直。

进一步地，所述离子注入的能量范围为2-10Kev，注入剂量范围为1×10¹⁴-5×10¹⁴atom/cm²。

进一步地，所述离子注入的深度小于等于所述垫氧化层的厚度。

进一步地，所述退火工艺采用炉管退火或快速退火。

进一步地，所述退火工艺的退火温度范围为900℃至1200℃。

进一步地，所述衬垫层的材料包括氧化硅。

本发明实施例二提供一种采用前述的方法形成的半导体器件。

综上所述，根据本发明的制造方法，在STI的衬垫氧化物层形成之前，通过在浅沟槽顶部角部进行掺碳或者锗的工艺，形成错位，可以很好的形成STI尖角圆滑化，这种工艺的引入可以不用使用DCE氧化制程，并且节省了后面衬垫氧化物层侧壁的刻蚀的步骤，有效避免了由于刻蚀造成的衬垫氧化物层底部变薄而导致的STI漏电问题的产生，提高了浅沟槽隔离结构的隔离作用，进而提高了器件的良率和性能。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A-图1D示出了现有的一种半导体器件的制造方法的相关步骤所获得器件的剖视图；

图2A-2D示出了本发明一具体实施方式的半导体器件的制造方法依次实施所获得器件的剖视图；

图3为本发明一具体实施方式的半导体器件的制造方法的流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏 差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例一

下面，参考图2A-2D以及图3对本发明一具体实施例的半导体器件的制造方法做详细描述。其中，图2A-2D示出了本发明一具体实施方式的半导体器件的制造方法依次实施所获得器件的剖视图；图3为本发明一具体实施方式的半导体器件的制造方法的流程图。

作为示例，本实施例中的半导体器件的制造方法，具体包括如下步骤：

首先，如图2A所示，提供半导体衬底200，在所述半导体衬底200的表面上形成有垫氧化物层201，在所述垫氧化物层201上形成有具有浅沟槽隔离结构的图案的硬掩膜层202。

半导体衬底200可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。虽然在此描述了可以形成半导体衬底200的材料的几个示例，但是可以作为半导体衬底的任何材料均落入本发明的精神和范围。此外，半导体衬底200可以被划分有源区，和/或半导体衬底200中还可以形成有掺杂阱(未示出)等等。

示例性地，在半导体衬底200上有垫氧化物层201。垫氧化物层201可以是利用热氧化生长法形成的，垫氧化物层201可以为厚度为20埃到50埃的氧化硅层。该层结构致密，因此可以在后续刻蚀工艺中作为保护层使用。

在所述垫氧化物层201上形成有具有浅沟槽隔离结构的图案的 硬掩膜层202。硬掩膜层202的材料可以是氮化物或者是其它具有叠层结构的复合层。硬掩膜层202的厚度可以为100埃至2500埃。示例性地，在硬掩膜层202上可以形成具有浅沟槽隔离结构的光刻胶层，该具有图案的光刻胶层可以是通过旋涂工艺形成的光刻胶，然后经曝光、显影、清洗等工艺形成的。此外，为了增强光刻胶层的光吸收率，可以再旋涂光刻胶之前形成底部抗反射层等。以具有图案的光刻胶层为掩膜对硬掩膜层202进行刻蚀，以将图案转移到硬掩膜层202上。该刻蚀步骤可以为干法刻蚀，所采用的刻蚀气体可以包括CF₄和CH₂F₂等含氟气体以及氦气(He)，其中含氟气体主要用作反应性离子刻蚀的气体，而氦气主要起到稀释刻蚀气体的作用。

接着，如图2A所示，对暴露的所述垫氧化物层201进行离子注入掺杂工艺，以形成位于所述垫氧化物层201内的非晶区域201a。

在垫氧化物层201中掺杂杂质形成非晶区域。在垫氧化物层201掺杂杂质的方法有很多种，其中较佳地为离子注入工艺。相比之下，离子注入工艺的步骤简单，掺杂剂量和掺杂深度较容易控制。其中，所述离子注入的注入离子选自C或Ge或其组合，也可为其它可以在垫氧化物层201中形成非晶区域的离子。示例性地，控制晶圆角度在零度角进行离子注入，也即所述离子注入的注入方向与所述半导体衬底200的表面垂直。非晶区域可以通过离子注入能量和剂量的控制来达到线性速率和抛物线速率的控制。采用离子注入工艺在垫氧化物层201中掺杂C或Ge，为了使C或Ge较多地停留在垫氧化物层201中，所述离子注入的深度小于等于所述垫氧化层的厚度，离子注入工艺所采用的注入能量可以为2-10Kev。实际操作中，根据所形成的垫氧化物层201的厚度，可以在该范围内选择合适的注入能量。为了使垫氧化物层201中具有适当的浓度，离子注入工艺所采用的注入剂量范围为1×10¹⁴-5×10¹⁴atom/cm²。

接着，如图2B所示，进行退火工艺，以使得所述非晶区域201a向两侧扩散到部分所述硬掩膜层202的下方的所述垫氧化物层201 内。

可采用本领域技术人员熟知的任何方法进行本步骤中的退火工艺，包括但不限制于使用炉管退火、快速退火或激光退火等方法。较佳地，退火工艺中退火温度可以为900℃至1200℃，退火工艺中退火时间可以为10秒至2小时。可根据实际工艺需要选择合适的参数。经过退火工艺使得非晶区域201a中掺杂的杂质C或Ge进一步向两侧的垫氧化物层201内扩散，使得非晶区域的面积扩大到部分所述硬掩膜层202的下方。

接着，如图2C所示，以所述硬掩膜层202为掩膜，依次刻蚀所述非晶区域201a和部分所述半导体衬底200，以形成浅沟槽203。

硬掩膜层202为掩膜对非晶区域201a和部分所述半导体衬底200进行刻蚀，所采用的刻蚀工艺还可以为干法刻蚀。刻蚀气体可以包括CF₄、C₂F₆和CHF₃等含氟气体以及氩气，其中含氟气体主要用作反应性离子刻蚀的气体，而氦气主要起到稀释刻蚀气体的作用。经上述刻蚀工艺后得到图2C中所示的浅沟槽203。

其中，位于硬掩膜层202下方的非晶区域201a被保留。

接着，如图2D所示，在所述浅沟槽203的底部和侧壁上形成衬垫层204，使所述浅沟槽的顶部尖角在这个过程中得以被圆滑化。

该衬垫层204可以为衬垫氧化物层，其材料较佳地包括氧化硅，可以是采用热氧化法或沉积法(例如化学气相沉积法、物理气相沉积法等)形成。衬垫层204的厚度可以为4～10nm。衬垫层204可以改善半导体衬底200与随后填充的STI氧化物层的界面特性。

本实施例中，较佳地采用热氧化法形成衬垫层204，由于非晶区域201a中的碳错位或者锗错位的存在，因此衬垫层204只需要生长很薄的厚度，就能满足STI尖角圆滑化(corner rounding)的需求，也能满足侧壁和底部的氧化物厚度的需求，可以不需要再使用酸来刻蚀衬垫层的侧壁以减薄侧壁厚度的制程，进而不会使底部的衬垫层204变薄。

对于制作浅沟槽隔离结构，还包括以下步骤：沉积隔离材料填充所述浅沟槽，并覆盖所述硬掩膜层；对所述隔离材料进行平坦化，停止于所述硬掩膜层中；去除所述硬掩膜层，以形成浅沟槽隔离结构。

隔离材料非限制性实例包括氧化物、氮化物和氮氧化物，尤其是，硅的氧化物、氮化物和氮氧化物，但不包括其他元素的氧化物、氮化物和氮氧化物。在本发明的实施例中，采用HDP(高密度等离子体)沉积工艺在所述浅沟槽内以及硬掩膜层上形成氧化物层，氧化物层的材料优选为二氧化硅，采用HDP-CVD(高密度等离子体化学气相沉积)形成氧化物层，HDP-CVD工艺是在同一个反应腔室中同步地进行沉积与溅射反应，HDP-CVD工艺采用的反应气体包括SiH₄和O₂，以及溅射用的气体氢气和氦气。由于沉积和溅射工艺是同时进行的，通过调整SiH₄和O₂以及氢气和氦气的含量以使溅射沉积比为1:1。

对半导体衬底上的隔离材料进行平坦化处理，所述隔离材料的表面与所述硬掩膜层的表面平齐，具体的，去除位于硬掩膜上的隔离材料层，接着去除硬掩膜层，在原先硬掩膜层所在的位置形成了空位，使填充浅沟槽的隔离材料的表面远远高于其他位置。

至此完成了本发明的半导体器件的制造方法的关键步骤的介绍，对于完整的器件的制造还需要其他中间步骤或后续步骤，在此均不再赘述。

综上所述，根据本发明的制造方法，在STI的衬垫氧化物层形成之前，通过在浅沟槽顶部角部进行掺碳或者锗的工艺，形成错位，可以很好的形成STI尖角圆滑化，这种工艺的引入可以不用使用DCE氧化制程，并且节省了后面衬垫氧化物层侧壁的刻蚀的步骤，有效避免了由于刻蚀造成的衬垫氧化物层底部变薄而导致的STI漏电问题的产生，提高了浅沟槽隔离结构的隔离作用，进而提高了器件的良率和性能。

参照图3，其中示出了本发明一具体实施方式的半导体器件的制造方法的流程图。用于简要示出整个制造工艺的流程。

步骤S301：提供半导体衬底，在所述半导体衬底的表面上形成有垫氧化物层，在所述垫氧化物层上形成有具有浅沟槽隔离结构的图案的硬掩膜层；

步骤S302：对暴露的所述垫氧化物层进行离子注入掺杂工艺，以形成位于所述垫氧化物层内的非晶区域；

步骤S303：进行退火工艺，以使得所述非晶区域向两侧扩散到部分所述硬掩膜层的下方的所述垫氧化物层内；

步骤S304：以所述硬掩膜层为掩膜，依次刻蚀所述非晶区域和部分所述半导体衬底，以形成浅沟槽；

步骤S305：在所述浅沟槽的底部和侧壁上形成衬垫层，使所述浅沟槽的顶部尖角在这个过程中得以被圆滑化。

实施例二

本发明实施二提供一种采用上述的实施例一中的方法形成的半导体器件，该半导体器件包括：半导体衬底，形成于所述半导体衬底中的浅沟槽，形成于浅沟槽侧壁和底部的衬垫层，形成于衬垫层上填充所述浅沟槽的隔离材料，在所述半导体衬底的表面上还形成有垫氧化层，其中，所述垫氧化物层靠近所述浅沟槽侧壁的部分包括被掺杂的非晶区域。

半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。虽然在此描述了可以形成半导体衬底的材料的几个示例，但是可以作为半导体衬底的任何材料均落入本发明的精神和范围。此外，半导体衬底可以被划分有源区，和/或半导体衬底中还可以形成有掺杂阱(未示出)等等。

在所述半导体衬底中形成有浅沟槽，在浅沟槽侧壁和底部形成有衬垫层，在衬垫层上形成有填充所述浅沟槽的隔离材料。

该衬垫层可以为衬垫氧化物层，其材料较佳地包括氧化硅，可以是采用热氧化法或沉积法(例如化学气相沉积法、物理气相沉积法等)形成。衬垫层的厚度可以为4～10nm。衬垫层可以改善半导体 衬底与填充的STI氧化物层的界面特性。

隔离材料非限制性实例包括氧化物、氮化物和氮氧化物，尤其是，硅的氧化物、氮化物和氮氧化物，但不包括其他元素的氧化物、氮化物和氮氧化物。在本发明的实施例中，采用HDP(高密度等离子体)沉积工艺在所述浅沟槽内以及硬掩膜层上形成氧化物层，氧化物层的材料优选为二氧化硅。作为示例，该隔离材料的顶部高于半导体衬底的顶表面。

示例性地，在半导体衬底上有垫氧化物层。垫氧化物层可以是利用热氧化生长法形成的，垫氧化物层可以为厚度为20埃到50埃的氧化硅层。其中，所述垫氧化物层靠近所述浅沟槽侧壁的部分包括被掺杂的非晶区域。作为示例，在非晶区域中掺杂的杂质可以包括C或Ge或其组合。

浅沟槽、衬垫层和隔离材料共同构成了浅沟槽隔离结构。本发明的浅沟槽隔离结构，由于非晶区域的存在，使浅沟槽的顶部尖角被很好的圆滑化，因此本发明的浅沟槽隔离结构具有很好的隔离作用。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。