本发明涉及一种芯片的制备方法，尤其涉及一种神经网络芯片的制备方法。
背景技术：
人工神经网络(也称为神经网络)，是20世纪80年代以来人工智能领域兴起的研究热点。它从信息处理角度对人脑神经元网络进行抽象，建立某种简单模型，按不同的连接方式组成不同的网络。神经网络可大规模的并行处理和分布式的信息存储，接近人脑的信息处理模式。单个神经元的动作速度不高，但是总体的处理速度极快。神经网络是对生物神经系统的模拟，它的信息处理功能是由网络单元(神经元)的输入输出特性(激活特性)、网络的拓扑结构(神经元的连接方式)、连接权大小(突触联系强度)和神经元的阈值(可视为特殊的连接权)等决定。从拓扑结构、学习方式以及连接突触性质等不同角度，目前已经提出了60余种不同的神经网络模型，以如图1所示的BP神经网络模型为例，它一般由输入层、输出层、隐含层组成。其实对于闭区间内的任一个连续函数都可以用一个隐含层的BP网络来逼近，一个三层的BP网络可以完成任意的n维到m维的映射，即一个三层的BP网络在解决问题时已经基本可以满足要求。虽然增加层数可以进一步减低误差，提高精度，但同时使网络复杂化，从而增加了网络的训练时间，在很大程度上是得不偿失的。
人工神经网络作为一种新型的信息处理系统，传统的软件实现方法存在成本高、功耗大、并行程度低和速度慢的缺点，使得神经网络的实现不能满足实时性的要求，造成理论研究与实际应用脱节。在硬件方面，近年来主要是通过对大型神经网络进行仿真，但是这些网络需要大量传统计算机的集群。这种体系的特点是存放信息和程序指令的内存与处理信息的处理器是分离的。由于处理器是按照线序执行指令的，所以必须不断与内存通过总线反复交换信息，而这个会成为拖慢速度和浪费能量的瓶颈。2014年IBM研发出了名为“TrueNorth”的神经元芯片，用普通的晶体管来实现神经元和突触结构，从底层模仿人脑的结构，该芯片的核心区域内总共有4096个处理核心，用来模拟超过百万个人脑神经元和2.56亿个神经突触。其中，单个处理核心的示意图如图2所示。4096个核心之间就使用了类似于人脑的结构，每个核心包含了约120万个晶体管，其中负责数据处理和调度的部分只占掉少量晶体管，也就是调度器、控制器和路由器中占少量晶体管，而大多数晶体管(存储器和神经元)都被用作了数据存储、以及与其它核心交互方面。在这4096个核心中，每个核心都有自己的本地内存，它们还能通过一种特殊的通讯模式与其它核心快速沟通，也就是将处理器(神经元)与内存(突触)紧密结合在一起，其工作方式非常类似于人脑神经元与突触之间的协同，只不过，化学信号在这里变成了电流脉冲。但是这种突触结构采用的是SRAM结构，占用面积大，且掉电后数据会丢失，需要额外的非易失性存储器芯片作数据备份，耗时又耗电。
技术实现要素：
针对目前神经元和突触存在的上述问题，本发明提供一种神经网络芯片的制备方法。
本发明解决技术问题所采用的技术方案为：
一种神经网络芯片的制备方法，包括：
提供一衬底；
在所述衬底上依次铺设体硅和第一3D非易失性存储阵列，构成第一层存储模块；
在所述第一层存储模块上铺设N-1层存储模块，N为大于1的整数；
其中，第M层存储模块由第M-1外延层和铺设在所述第M-1外延层上的第M 3D非易失性存储阵列组成，M为小于或等于N且大于或等于2的整数。
优选地，在所述体硅中制备第一外围逻辑电路和/或实现神经网络功能的第一神经网络电路。
优选地，所述第一神经网络电路包括微控制器、和/或与所述微控制器分别电连接的神经元电路和/或调度器其中；
其中，所述神经元电路是指处理大数据量的神经网络，所述调度器主要功能是对输入信号的进程进行控制。
优选地，在所述第M-1外延层中制备第M-1外围逻辑电路和/或实现神经网络功能的第M-1神经网络电路。
优选地，所述第M-1神经网络电路用于处理小于预设数据量的神经网络。
优选地，采用金属栅晶体管制备所述第一神经网络电路。
优选地，采用薄膜晶体管制备所述第M-1神经网络电路。
优选地，所述第一层存储模块和N-1层存储模块一起构成了3D非易失性存储器，存储对应层中神经网络电路的数据。
优选地，通过所述第一3D非易失性存储阵列和第M 3D非易失性存储阵列存储神经网络电路中的数据。
优选地，在各层存储模块中，通过金属键合或者硅通孔的方式实现各层存储模块之间的传输和交互。
本发明的有益效果：本发明是基于增加隐含层的神经元数目来提高实现神经网络的精度的原理提出的一种神经网络芯片的制备方法，采用堆叠多层存储模块的方式，将对处理速度要求高神经网络电路，设置于第一层存储模块的体硅中，并且该神经网络电路由金属栅晶体管组成；而对处理速度要求不高的神经网络电路，放在由薄膜晶体管组成的外延层中。这种制备方法制成的神经网络芯片具有更高密度、更大规模和更高集成度。
附图说明
图1为现有技术中的B-P神经网络模型示意图；
图2为现有技术中的平面神经网络电路结构示意图；
图3为本发明的神经网络芯片的结构示意图。
具体实施方式
下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
参照图3，本发明提出一种神经网络芯片的制备方法，该神经网络芯片是基于非易失性存储器工艺进行制备的。该非易失性存储器为3D非易失性存储器，为3D NAND存储器或3D相变存储器。神经网络是一种运算模型，由大量的节点(或称神经元)之间相互连接构成，而且每个神经元都通过成千上万个突触与其他神经元相连，形成超级庞大的神经元回路，以分布式和并发式的方式传导信号。制备神经网络芯片就是为了实现神经网络内部的神经元和突触之间的运算处理关系。
本发明的一种实施例，首先，提供一衬底，具体地为硅衬底，接着，在硅衬底上依次垂直堆叠一层体硅和第一3D非易失性存储阵列，所述的体硅和第一3D非易失性存储阵列构成了第一层存储模块。本实施例中，也可以用绝缘体上硅代替体硅。进一步地，在第一层存储模块中的体硅或绝缘体上硅中制备第一外围逻辑电路和第一神经网络电路，相当于通过神经网络电路来实现神经网络中的神经元。还利用第一层存储模块中的第一3D非易失性存储阵列存储第一神经网络电路中的数据，相当于实现神经网络中突触的功能。由于神经元(对应体硅或绝缘体上硅)不同于突触(对应第一3D非易失性存储阵列)，其需要处理大规模、高密度的数据，对设备的处理速度要求高，所以第一神经网络电路需要用微控制器对数据进行处理，相应的还需要与微控制器分别连接的神经元电路和/或对输入信号的进程进行控制的调度器。
然后，在第一层存储模块上垂直堆叠N-1层存储模块，N为大于1的整数。其中第M层存储模块由第M-1外延层和铺设在所述第M-1外延层上的第M 3D非易失性存储阵列组成，M为小于或等于N且大于或等于2的整数。也就是说，设定一共有N(N>1，且为整数)层存储模块，N层存储模块共同组成了3D非易失性存储器。具体地，将N层存储模块分为两种不同结构组成的存储模块，一种为铺设在硅衬底上的第一层存储模块，另一种为铺设在第一层存储模块上的其余第2～N层存储模块，各第2～N层存储模块的组成结构和作用都相同。对于结构相同的第2～N层存储模块，在其每一层的外延层中也制备了外围逻辑电路和/或实现神经网络功能的神经网络电路，也就是在第M层存储模块的第M-1外延层中制备第M-1外围逻辑电路和/或第M-1神经网络电路。
第一层存储模块中的神经网络电路是由金属栅晶体管(MOSFET)组成，金属栅晶体管工作频率高，性能高，适合用于对数据处理速度要求较高的场合。其余第2～N层存储模块的外延层中的神经网络电路，不同于第一层存储模块的体硅，其每一外延层的神经网络电路主要由薄膜晶体管(TFT)组成，用于处理数据量较小的，低于预设数据量的，对处理速度要求不高的场合。所用的薄膜晶体管为非晶薄膜晶体管或多晶硅薄膜晶体管。虽然薄膜晶体管工作频率低于金属栅晶体管(MOSFET)，但是相对于人脑工作频率还是要高得多，足够用以实现神经网络功能电路。此外，薄膜晶体管具备工艺简单成熟、高度集成化、驱动能力强等优点，非常适用于神经网络电路中。同样地，和第一3D非易失性存储阵列的作用相同，第2～N层3D非易失性存储阵列也主要存储对应外延层中的神经网络电路中的数据。
另外，在本发明还可以通过金属键合或者硅通孔的方式实现不同层之间的信息传输和交互。为了提高整体性能，可以将对处理速度要求高的神经网络设置于第一层存储模块中，而对处理速度要求不高的放在其余的外延层中的薄膜晶体管电路中。
以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所做出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。