存储器装置与芯片上网络方法、设备及系统的制作方法

专利名称：存储器装置与芯片上网络方法、设备及系统的制作方法
存储器装置与芯片上网络方法、设备及系统相关申请案本专利申请案主张2008年2月19日提出申请的第12/033，684号美国申请案的 优先权权益，所述美国申请案以引用的方式并入本文中。
背景技术：
许多电子装置，例如个人计算机、工作站、计算机服务器、主机及其它计算机相关 设备(包含打印机、扫描仪及硬盘驱动器)利用提供大数据存储能力同时试图招致低功率 消耗的存储器装置。非常适合在前述装置中使用的一个类型的存储器装置为动态随机存取 存储器(DRAM)。对存储器装置较大容量的需求继续增长而同时芯片大小限定限制了这些存储器 装置的容量。个别存储器单元的组件所占用的表面积已稳定地减小，使得除减小栅极延迟 之外可增加所述存储器单元在半导体衬底上的堆积密度。缩小装置表面积可导致降低制造 良率，且增加用于连接DRAM装置内的众多库与其它装置的互连件的复杂性。另外，在小型 化期间，互连件延迟不像栅极延迟一般按比例缩放。


下文参照以下图式详细地描述本发明的各种实施例。图1图解说明根据本发明各种实施例的存储器系统的框图。图2图解说明根据本发明一些实施例的存储器装置的俯视图。图3图解说明根据本发明一些实施例图1中所示的存储器系统的透视图。图4图解说明根据本发明一些实施例与图1中所示的系统类似的系统的横截面 图。图5A图解说明根据本发明各种实施例图1中所示的存储器系统中使用的命令包 的数据结构。图5B图解说明根据本发明各种实施例图1中所示的存储器系统中使用的数据包 的数据结构。图6图解说明根据本发明一些实施例图3中所示系统的操作的方法的流程图。图7图解说明显示根据本发明一些实施例耦合到处理器模块的存储器系统的示 意图。
具体实施例方式存储器的表面积减小及随之发生的堆积密度增加可通过减小存储器阵列的水平 特征大小来实现。在各种实施例中，此可通过形成显著三维存储器阵列以使所述存储器阵 列除大体延伸跨越衬底表面以外还垂直延伸到衬底中及上面来实现。图1图解说明根据本发明各种实施例的存储器系统100的框图。存储器系统100 包含接口装置150，所述接口装置耦合到存储器装置110、120及处理器模块160。在一些实
5施例中，接口装置150包含彼此互连的路由元件153、154、155、156、157、158及159。在一些 实施例中，接口装置150还包含DRAM控制器151及快闪控制器152。在一些实施例中，DRAM 控制器151包含非页模式控制器。在一些实施例中，DRAM控制器151包含具备存储器命令 总线优化的无序命令队列。在一些实施例中，DRAM控制器151可为可编程的且含有内置自 我测试(BIST)以帮助存储器测试。接口装置150是使用穿过存储器Z导通孔135及145提供的互连而分别耦合到存 储器装置110、120。存储器Z导通孔是提供于存储器装置(110、120)内的开口，其允许垂直 互连件部分地或完全地穿过存储器装置(110、120)，从而允许坐落于位于所述存储器装置 内的特定存储器阵列上面及下面的存储器阵列之间的连接性。在一些实施例中，存储器Z 导通孔135、145内的互连件包含128位数据总线。在一些实施例中，处理模块160包含处 理器162、164、166及168，所述处理器是使用处理器Z导通孔172、174、176及178而分别耦 合到路由元件153、155、156及158。在一些实施例中，处理模块160包含通用处理器或专用 集成电路(ASIC)。在一些实施例中，处理模块160可包括单核处理器及/或多核处理器。在一些实施例中，存储器装置110包含存储器阵列110-1、110-2、110_3及110_4， 每一存储器阵列具有在逻辑上配置成若干行及若干列的存储器单元。类似地，在一些实施 例中，存储器装置120包含存储器阵列120-1、120-2、120-3及120-4，每一存储器阵列具有 在逻辑上配置成若干行及若干列的存储器单元。接口装置150将存储器命令提供到存储器 装置110及120内的选定存储器地址。在一些实施例中，存储器装置110、120包含动态随 机存取存储器(DRAM)装置。在一些实施例中，接口装置150包含经配置以执行DRAM定序 的电路。在一些实施例中，接口装置150经配置以基于存储器装置110及120中使用的 DRAM的类型而实施刷新方案以控制错误率。在自动刷新序列作用于存储器地址上期间， 从命令解码器供应用于读取及重写的启动脉冲以及指示原始状态的预充电脉冲，且向所述 DRAM施加时钟信号。为避免数据丢失，必须定期地读取DRAM(动态随机存取存储器)的存 储器单元且然后将其内容重写，此称作存储器单元的“刷新”。在一些实施例中，接口装置 150经配置以基于存储器装置110及120中每一者的特定信号特性而操作刷新方案以控制 错误率。在一些实施例中，接口装置150经配置以对包含于存储器装置110及120内的多 个存储器阵列操作不良单元恢复方案。在一些实施例中，接口装置150为可编程的且经配 置以基于邻近于其安置的存储器裸片的类型而操作。在一些实施例中，接口装置150经配 置以对多个存储器阵列110-1、110-2、110-3及110-4操作不良单元恢复方案。在一些实施 例中，接口装置150包含模式产生器，所述模式产生器经配置以产生用于存储器装置110及 120的测试及诊断分析的测试模式信号。在一些实施例中，接口装置150充当互连装置及I/O驱动器。在一些实施例中，接 口装置150包含DRAM裸片内存在的传统功能块，例如I/O垫、延迟锁定回路(DLL)电路及 提供读取及写入指针、存储及控制逻辑的先进先出(FIFO)电路。将这些功能块从所述DRAM 裸片转移到接口装置150中允许所述DRAM的存储面积的增加。在一些实施例中，接口装置150借助例如图3中所示的贯通晶片互连件(TWI)的 独立互连件而耦合到32个不同的存储器装置(每一存储器装置具有数个存储器阵列；可能有其它数目个装置)。在一些实施例中，接口装置150耦合到经配置以基于最终用户应用而 提供不同类型的互连的一组TWI。在一些实施例中，所述组TWI 321穿过提供于存储器阵列 110-1及110-2内的存储器Z导通孔322、323。在一些实施例中，所述TWI可经配置以提供 不同类型的DRAM与接口装置150之间的连接性。在一些实施例中，接口装置150经配置以在接口装置150与所述DRAM之间发射及 接收测试模式信号以计算每一互连件的最优时序级。在一些实施例中，接口装置150可具 有实现外部系统互连的任一数目(例如，8、16、32、64、128等)个I/O垫。在一些实施例中， 在接口装置150的I/O端子与DRAM之间发射并接收测试模式信号，且执行训练算法以计算 每一输入/输出连接的最优时序。在一些实施例中，接口装置150经配置以在存储器装置110、120与处理器模块160 之间的数据通信期间执行错误校验及校正(ECC)。在一些实施例中，接口装置150内的DRAM控制器151及快闪控制器152经配置以 通过在128位数据总线上提供信号来控制存储器装置110、120。在一些实施例中，提供于Z 导通孔135及145内的数据总线可具有不同于128个位的宽度。在一些实施例中，提供到 存储器装置110、120的存储器命令包含导致以下操作的命令使用穿过Z导通孔135、145 的128位数据总线将数据写入到存储器装置110、120内的存储器单元的编程操作、从存储 器装置110、120内的存储器单元读取数据的读取操作及从存储器装置110、120内的存储器 单元的全部或一部分擦除数据的擦除操作。在一些实施例中，存储器装置110、120包含快闪存储器装置。在一些实施例中，存 储器装置110、120中的存储器阵列内的存储器单元可布置成NAND快闪存储器布置。在一 些实施例中，存储器装置110、120中的存储器阵列内的存储器单元可包含布置成NOR快闪 存储器布置的快闪存储器单元。在一些实施例中，存储器装置110、120、接口装置150及处理器模块160包含于相 同电子封装中。在一些实施例中，处理器模块160驻存于与存储器装置110、120及接口装 置150的封装不同的封装中。在一些实施例中，存储器装置110、120堆叠于接口装置150的一个侧上且处理器 模块160以三维方式定位于接口装置150的另一侧上。在一些实施例中，所述存储器阵列 可借助标准的可变宽度连接而与接口装置150介接。此将允许不同类型/大小的存储器阵 列连接到接口装置150。在一些实施例中，所述接口装置的每一侧可具有规则的导通孔阵 列。在一些实施例中，一群组导通孔可含有一存储器通道，所述存储器通道可用于耦合到处 理器模块160。在一些实施例中，用户可针对给定处理器模块设计需要多少个存储器通道。图2图解说明根据本发明一些实施例的存储器系统200的俯视图。存储器系统 200(其可与图1的存储器系统100类似或相同)包含具有安置于其上的存储器装置220、 230、240及250的衬底210。在一些实施例中，存储器装置220、230、240及250中的每一者 可包含多个存储器阵列260。在一些实施例中，存储器装置220、230、240及250中的每一者 包含易失性存储器装置、非易失性存储器装置或两者的组合。举例来说，存储器装置220、 230,240及250可包含DRAM装置、静态随机存取存储器(SRAM)装置、快闪存储器装置或这 些存储器装置的组合。在一些实施例中，在存储器装置220、230、240及250周围提供局部 导通孔270，所述导通孔提供供贯通晶片互连件耦合可安置于衬底260上面及下面的其它装置(例如图1中所示的接口装置150、处理器模块160)的路径。图3图解说明根据本发明一些实施例与图1中所示的存储器系统类似的存储器 系统300的透视图。存储器系统300包含具有焊料球344矩阵的衬底310、接口装置150、 第一存储器阵列110-1、第二存储器阵列110-2、第三存储器阵列120-1及第四存储器阵列 120-2。在一些实施例中，第一存储器阵列110-1安置于第二存储器阵列110-2上，且第二存 储器阵列110-2安置于接口装置150上。在一些实施例中，第三存储器阵列120-1安置于 第四存储器阵列120-2上，且第四存储器阵列120-2安置于接口装置150上。第一存储器 阵列110-1耦合到贯通晶片互连件(TWI) 321，所述贯通晶片互连件又耦合到接口装置150。 在一些实施例中，TWI 321穿过第二存储器阵列110-2内的一组导通孔322以与接口装置 150连接。在一些实施例中，TWI 321穿过接口装置150内的一组导通孔323以连接到衬底 310内的装置。在一些实施例中，第二存储器阵列110-2使用连接引脚326而耦合到接口 装置150。在一些实施例中，连接引脚330以通信方式耦合存储器阵列120-2与接口装置 150且TWI 325以通信方式耦合存储器阵列120-1与接口装置150。在一些实施例中，连接 引脚332允许嵌入于接口装置150内的路由元件152到158与嵌入于衬底160内的其它装 置(例如处理器162到168)之间的通信。在一些实施例中，衬底1600可包含具有以通信 方式耦合到接口装置150的电路的电路板。在一些实施例中，存储器系统300可包含于计算机(例如，桌上型计算机、膝上型 计算机、手持式装置、服务器、Web器具、路由元件等)、无线通信装置(例如，蜂窝式电话、 无绳电话、寻呼机、个人数字助理等)、计算机相关外围设备(例如，打印机、扫描仪、监视器 等)、娱乐装置(例如，电视、无线电设备、立体声设备、磁带播放器、光盘播放器、DVD播放 器、盒式录像机、DVD记录器、摄录像机、数码相机、MP3 (运动图像专家组，音频层3)播放器、 视频游戏、表等及类似装置中。图4图解说明根据本发明一些实施例与图1中所示的系统类似的系统400的横截 面图。系统400包含封装402，其具有封装402内的接口装置150 ；处理器模块406，其使 用焊料球408矩阵而附接到封装402 ；及存储器装置410。在一些实施例中，存储器装置410 包含存储器阵列410-1、410-2、存储器缓冲器430及将存储器阵列410-1、410-2连接到存储 器缓冲器430的TWI 412-1、412-2。在一些实施例中，处理器模块406包含处理器162到 168。在一些实施例中，存储器装置410包含与110-1、110-2、110-3及110-4类似的存储器 阵列。在一些实施例中，存储器装置410包含与120-1、120-2、120-3及120-4类似的存储 器阵列。在一些实施例中，接口装置150安置于处理器406上且存储器装置410安置于接 口装置150上。在一些实施例中，封装402可包含电路板403，且接口装置150安置于电路 板403上，且存储器装置410安置于接口装置150上。在一些实施例中，存储器装置410使 用窄高速总线420而以通信方式耦合到处理器406。在一些实施例中，所述窄高速总线经 配置而以128GB/S传送数据。在一些实施例中，窄高速总线420实现具有用于读取数据的 64GB/s及用于写入数据的64GB/S的全双工通信。在一些实施例中，封装402附接到焊料球404矩阵，所述焊料球矩阵使系统400能 够安装于具有其它装置的电路板上。在一些实施例中，存储器装置410附接到用于将存储 器装置410以通信方式耦合到封装402的焊料球414矩阵。
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在一些实施例中，接口装置150充当互连装置及I/O驱动器。在一些实施例中，接 口装置150包含DRAM裸片内存在的传统功能块，例如I/O垫、延迟锁定回路(DLL)电路及 提供读取及写入指针、存储及控制逻辑的先进先出(FIFO)电路。将所属领域的技术人员熟 知的这些功能块从所述DRAM裸片转移到接口装置150中可允许所述DRAM裸片的存储面积 的增加。在一些实施例中，接口装置150借助独立互连件(例如图4中所示的TWI)耦合到 32个不同的存储器装置(每一存储器装置具有数个存储器阵列；可能有其它数目个装置)。 在一些实施例中，接口装置150耦合到经配置以基于最终用户应用而提供不同类型的互连 的一组TWI。在一些实施例中，所述TWI可经配置以提供独立群组DRAM与接口装置150之 间的连接性。在一些实施例中，接口装置150经配置以在接口装置150与所述DRAM之间发射并 接收测试模式信号以计算每一互连件的最优时序级。在一些实施例中，接口装置150可具 有实现外部系统互连的任一数目(例如，8、16、32、64、128等)个I/O垫。在一些实施例中， 在接口装置150的I/O端子与DRAM之间发射并接收测试模式信号，且执行训练算法以计算 每一输入/输出连接的最优时序。在一些实施例中，接口装置150经配置以执行系统400内的功率管理，其中接口装 置150是在足以防止在接口装置150与存储器装置410之间的通信中产生错误位的电压下 操作的。在一些实施例中，接口装置150经配置以在存储器装置410与处理器模块406之 间的数据通信期间执行错误检测及/或校正。在一些实施例中，接口装置150经配置以通 过在预先确定的某一电压下操作而执行系统400的功率管理，使得在所述电压下不产生错 误位。在一些实施例中，接口装置150包含诊断及内置自我测试(BIST)模块152。在一 些实施例中，所述BIST模块耦合到维护总线154，所述维护总线耦合于接口装置150与存储 器装置410之间。在一些实施例中，所述BIST模块经配置以通过维护总线154将从用户接 收的命令信号及数据发送到存储器装置410。在一些实施例中，维护总线154也用于接收诊 断测试的结果。在一些实施例中，诊断及BIST模块152产生控制信号且转发用户供应的命 令及数据信号以实施用户的命令。举例来说，诊断及BIST模块152可调用模式产生器程序 或硬件模块以根据用户的命令及数据开始产生测试模式，且还将用户提供的存储器命令转 发到定序器156以供转换成控制信号，所述控制信号将施加到存储器装置410以用于实施 对存储器装置410的诊断操作。图5A图解说明根据本发明各种实施例图1中所示的存储器系统中使用的命令包 的数据结构500。在一些实施例中，用户可使用“读取”及“写入”包介接到存储器系统110 及120。换句话说，在接口装置150后面虚拟化存储器装置(举例来说，DRAM)的实际操作。 在一些实施例中，使用单独的读取及写入通道(上行链路及下行链路)来发送存储器命令 及数据。在一些实施例中，数据结构500含有各种字段，所述字段包含请求ID数位502、 有效指示符数位504、标头数位506、标尾数位508、命令数位510、地址数位512及CRC (循 环冗余码)/ECC(错误校正码)数位514。在一些实施例中，请求ID数位502用于识别发 送命令数位510的发送器的地址。在一些实施例中，所述请求ID数位用于重新排序返回到
9所述发送器的数据。在一些实施例中，有效指示符数位504用于指示被转移的数据的有效 性。在一些实施例中，标头数位506用于识别数据块转移的开始且标尾数位508用于识别 数据块转移的结束。在一些实施例中，所述命令位用于读取、写入或配置存储器装置110、 120。在一些实施例中，地址数位512含有用于将数据路由到存储器装置110、120内的存储 器位置的X、Y地址，其中X将指示发送实体地址且Y将指示接收实体地址。在一些实施例 中，CRC/ECC数位用于提供错误检测及校正。图5B图解说明根据本发明各种实施例图1中所示的存储器系统中使用的数据包 的数据结构520。在一些实施例中，数据结构520含有各种字段，所述字段包含请求ID数 位522、有效指示符数位524、标头数位526、标尾数位528、数据数位530及CRC (循环冗余 码)/ECC(错误校正码)数位532。在一些实施例中，请求ID数位522用于识别发送数据 数位530的发送器的地址。在一些实施例中，有效指示符数位504用于指示被转移的数据 数位530的有效性。在一些实施例中，标头数位526用于识别数据块转移的开始且标尾数 位528用于识别数据块转移的结束。在一些实施例中，数据数位字段530所表示的数据宽 度可编程到32、64、128个数位中的任一者。在一些实施例中，CRC/ECC数位用于提供错误 检测及校正。在一些实施例中，可基于路由器元件以通信方式耦合到的存储器装置的存储器范 围来编程所述路由器元件。在一些实施例中，第一包在存储器系统与接口装置之间建立连 接直到“结束/标尾”包抵达为止。图6图解说明根据本发明一些实施例图1及图4中所示系统的操作的方法600的 流程图。在602处，方法600包含在处理器模块160中的多个处理器与接口装置150中的多 个路由元件之间发送及接收数据。在604处，方法600包含使用接口装置150中的多个路 由元件将数据路由到至少一个存储器装置内的多个存储器阵列。在606处，方法600包含 将数据存储于所述多个存储器阵列中。在一些实施例中，在606处，所述方法包含将所述数 据存储于DRAM阵列中。在一些实施例中，在606处，所述方法包含将所述数据存储于NAND 快闪阵列中。在一些实施例中，在606处，所述方法包含将所述数据存储于NOR快闪阵列中。 在608处，方法600包含使用提供于接口装置及/或至少一个存储器装置的导通孔中的多 个贯通晶片互连件从所述多个存储器阵列中检索数据，所述接口装置位于至少一个存储器 装置上面或下面且耦合到所述至少一个存储器装置。在610处，方法600包含使用所述多 个路由元件及互连件将所检索的数据路由到所述处理器模块中的多个处理器。在一些实施 例中，所述多个处理器经由高速芯片到芯片互连件420而与存储器装置110、120通信。在 一些实施例中，存储器装置110、120还可使用类似高速芯片到芯片互连件而彼此耦合。在 一些实施例中，所述高速芯片到芯片互连件经配置而以128GB/S传送数据。在一些实施例 中，高速芯片到芯片互连件420实现具有用于读取数据的64GB/S及用于写入数据的64GB/ s的全双工通信。在一些实施例中，接口装置150经配置以基于存储于在存储器装置110、120与多 个处理器162到168之间交换的包数据内的命令而使用多个路由装置151到159将存储器 装置110、120内的多个存储器阵列以通信方式耦合到多个处理器162到168。图7图解说明显示根据本发明一些实施例耦合到处理器模块的存储器系统的示 意图700。图7包含系统710，所述系统包含与图7中所示的处理器模块及存储器装置类似的多个处理器模块406及多个存储器装置410。在一些实施例中，邻近于处理器模块406 的存储器装置410使用窄高速总线420而耦合到最靠近其的处理器模块406。在一些实施 例中，图7中所示的存储器装置410可呈立方体结构且使用窄高速总线420而耦合到四个 邻近的立方体存储器装置。在一些实施例中，窄高速总线420经配置而以128GB/S传送数 据。在一些实施例中，窄高速总线420实现具有用于读取数据的64GB/S及用于写入数据的 64GB/s的全双工通信。除实现与常规设计相比更高的存储器阵列密度以外，本文所揭示的设备、系统及 方法还可实现在存取存储器阵列时增加的速度及吞吐量。因此，在一些实施例中，还减小了 DRAM裸片大小。另外，使用贯通晶片互连件允许较大数目个互连件，所述互连件横跨较短距 离且因此改进由所述互连件建立的每一连接的速度。此外，本文所揭示的设备、系统及方法 实现耦合到存储器阵列的处理器，所述存储器阵列因在设计上改进了堆积密度而能够以减 少的等待时间处置更多带宽。形成本文一部分的附图通过图解说明而非限定的方式显示其中可实践本发明标 的物的具体实施例。所图解说明的实施例经足够详细地描述以使所属领域的技术人员者能 够实践本文所揭示的教示内容。可使用其它实施例且可从所述实施例导出其它实施例，使 得可在不背离本发明范围的情况下做出结构性及逻辑替代及改变。因此，不应将此详细描 述视为具有限定性意义，且各种实施例的范围仅由所附权利要求书及此权利要求书所被授 权的等效内容的完全范围界定。尽管本文已图解说明并描述了若干具体实施例，但旨在达成相同目的的任一配置 均可替代所示的具体实施例。本发明打算涵盖各种实施例的任一及所有改编或变化。在研 习以上描述后，所属领域的技术人员将明了以上实施例的组合及本文未具体描述的其它实 施例。提供本发明的摘要以符合37 C. F. R. § 1. 72 (b)，其需要将允许读者快速明确技术 揭示内容的本质的摘要。提交本摘要是基于以下理解其并非用于解释或限定权力要求书 的范围或含义。在前述详细描述中，出于简化本发明的目的，将各种特征一起组合于单个实 施例中。不应将本发明的此方法解释为需要比每一技术方案中所明确列举的特征更多的特 征。而是，发明性标的物可存在于少于单个所揭示实施例的所有特征中。因此，以上权利要 求书特此并入到详细描述中，其中每一技术方案自身作为单独实施例。方法、设备及系统已揭示可增加给定水平空间内的存储器容量的存储器装置连接 方案。各种实施例包含衬底、安置于所述衬底上的接口装置、安置于所述接口装置上具有 多个存储器阵列的第一存储器裸片，其中所述第一存储器裸片耦合到多个贯通晶片互连件 (TffI)。各种实施例包含安置于所述第一存储器裸片上具有多个存储器阵列的第二存储器 裸片，所述第二存储器裸片包含多个导通孔，其中所述多个导通孔经配置以允许所述多个 TffI穿过所述第二存储器裸片。所述第二存储器裸片又可耦合到第二多个TWI，且所述接口 装置可用于通过使用所述第一及第二多个TWI以通信方式耦合所述第一存储器裸片及所 述第二存储器裸片。另外，所述接口装置包含多个路由元件，所述路由元件使用所述多个贯 通晶片互连件以通信方式耦合所述第一存储器裸片及第二存储器裸片与多个处理器。
一个或一个以上实施例提供用于互连存储器装置的经改进机制。此外，本文所描述的 各种实施例可改进存储器装置内一些存储器阵列的密度，且因此减小存储器装置的大小。
权利要求
一种设备，其包括接口装置，其安置于处理器模块上面或下面，所述接口装置包含多个路由元件；至少一个存储器装置，其安置于所述接口装置上面或下面且包含第一多个存储器阵列，所述第一多个存储器阵列使用提供于所述接口装置及所述存储器装置中的至少一者中的导通孔中的多个互连件而耦合到所述接口装置；且其中所述接口装置经配置以使用所述多个路由元件及所述互连件将所述第一多个存储器阵列以通信方式耦合到所述处理器模块。
2.根据权利要求1所述的设备，其中所述接口装置经配置以将存储器命令提供到所述 存储器装置。
3.根据权利要求1所述的设备，其进一步包括包含第二多个存储器阵列的第二存储器直o
4.根据权利要求3所述的设备，其中所述第一存储器装置进一步包括提供于导通孔中 以将所述第二多个存储器阵列耦合到所述接口装置中的所述多个路由元件的另一多个互 连件。
5.根据权利要求4所述的设备，其中所述接口装置包含经配置以执行至少一个DRAM阵 列的定序的电路。
6.根据权利要求1所述的设备，其中所述接口装置经配置以执行所述设备的功率管 理，且其中所述接口装置经配置以在足以防止错误位产生的电压下操作。
7.根据权利要求1所述的设备，其中所述接口装置进一步包括输入/输出驱动器电路。
8.根据权利要求1所述的设备，其中所述接口装置经配置以基于所述存储器装置中使 用的阵列的类型而实施刷新方案以控制错误率。
9.根据权利要求1所述的设备，其中所述接口装置经配置以基于所述存储器装置的信 号特性而实施刷新方案以控制错误率。
10.根据权利要求3所述的设备，其中所述接口装置经配置以在所述至少一个存储器 装置与所述处理器模块之间的数据通信期间执行错误校验及校正(ECC)。
11.根据权利要求3所述的设备，其中所述第二多个存储器阵列包括NAND快闪存储器 阵列。
12.根据权利要求3所述的设备，其中所述第二多个存储器阵列包括NOR快闪存储器阵列。
13.根据权利要求5所述的设备，其中第一及第二多个贯通晶片互连件相对于包含所 述第一存储器装置的平面沿垂直方向延伸。
14.根据权利要求3所述的设备，其中所述互连件包括形成耦合所述多个第一及第二 存储器阵列与所述接口装置的数据总线的贯通晶片互连件。
15.一种系统，其包括处理器模块，其包含多个处理器；接口装置，其安置于处理模块上，所述接口装置包含多个路由元件及适于使多个互连 件通过的第一多个导通孔；第一存储器装置，其安置于所述接口装置上面或下面，所述第一存储器装置包含多个 DRAM存储器阵列及适于使所述多个互连件中的至少一者通过以将所述多个DRAM存储器阵列耦合到所述接口装置的第二多个导通孔；第二存储器装置，其安置于所述接口装置上面或下面，所述第二存储器装置包含多个 快闪存储器阵列及适于使所述多个互连件中的至少一者通过以将所述多个快闪存储器阵 列耦合到所述接口装置的第三多个导通孔；且其中接口装置中的所述多个路由元件经配置以使用所述多个路由元件将所述多个 DRAM存储器阵列及所述多个快闪存储器阵列以通信方式耦合到所述多个处理器。
16.根据权利要求15所述的系统，其中所述接口装置安置于封装内的电路板上面。
17.根据权利要求15所述的系统，其中所述第一及第二存储器装置是使用所述多个互 连件的一部分而耦合到所述处理器模块。
18.根据权利要求15所述的系统，其中所述多个路由元件是使用所述多个互连件而耦 合到所述多个处理器。
19.根据权利要求15所述的系统，其中所述多个路由元件是使用连接引脚而耦合到所 述多个处理器。
20.根据权利要求15所述的系统，其中所述处理器模块包括具有嵌入式处理器的衬底。
21.根据权利要求15所述的系统，其中所述处理器模块包括ASIC。
22.根据权利要求15所述的系统，其中所述处理器模块包含单核处理器。
23.根据权利要求15所述的系统，其中所述处理器模块包含多核处理器。
24.一种方法，其包括在安置于处理器模块上面或下面的接口装置处从所述处理器模块接收数据；使用所述接口装置中的多个路由元件及多个互连件而将所述所接收的数据路由到安 置于所述接口装置上面或下面的至少一个存储器装置内的多个存储器阵列，所述多个互连 件提供于所述接口装置及/或至少一个存储器装置的导通孔中；使用提供于所述接口装置及/或至少一个存储器装置的导通孔中的互连件而从所述 至少一个存储器装置的多个存储器阵列中检索数据，所述接口装置安置于所述至少一个存 储器装置上面或下面且耦合到所述至少一个存储器装置；及使用所述多个路由元件及所述互连件将所检索的数据路由到所述处理器模块。
25.一种设备，其包括接口装置，其耦合到包含多个处理器的处理器模块，所述接口装置包含多个路由元件 且所述接口装置经配置以将包数据发送到所述多个处理器中的至少一者及从所述至少一 者接收包数据；至少一个存储器装置，其包含使用提供于所述接口装置及所述存储器装置中的至少一 者中的导通孔中的多个互连件而耦合到所述接口装置的多个存储器阵列，所述存储器装置 经配置以将数据发送到所述接口装置及从所述接口装置接收数据；且其中所述接口装置经配置以基于存储于所述包数据中的命令而使用所述多个路由元 件将所述多个存储器阵列以通信方式耦合到所述多个处理器。
26.一种方法，其包括在电子封装中的接口装置处从处理器模块接收包数据；基于提供于所述所接收的包数据内的地址而使用所述接口装置中的多个路由元件路由所述包数据；基于提供于所述包数据内的存储器命令而从至少一个存储器装置的多个存储器阵列 中检索所存储的数据；及使用所述多个路由元件将所检索的所存储数据路由到所述处理器模块。
全文摘要
本发明提供设备、方法及系统，例如，可包含处理器模块、安置于所述处理器模块上面或下面的接口装置、安置于所述接口装置上面或下面且包含多个存储器阵列的至少一个存储器装置的那些设备、方法及系统，所述接口装置包含多个路由元件，所述多个存储器阵列使用提供于导通孔中的多个互连件而耦合到所述接口装置，所述导通孔提供于所述存储器装置及所述接口装置中的至少一者中。另外，所述接口装置可使用所述多个路由元件及所述互连件将所述多个存储器阵列以通信方式耦合到所述处理器模块。
文档编号G11C16/00GK101946245SQ200980105675
公开日2011年1月12日 申请日期2009年2月18日 优先权日2008年2月19日
发明者乔·M·杰德罗 申请人:美光科技公司