技术领域本发明涉及半导体集成电路制造领域，特别是涉及一种屏蔽栅功率器件；本发明还涉及一种屏蔽栅功率器件的制造方法。
背景技术：
如图1所示，是现有屏蔽栅功率器件的结构示意图；现有屏蔽栅功率器件的导通区由多个原胞周期性排列组成，各所述原胞包括：形成于半导体衬底如硅衬底101表面的N型外延层102，在N型外延层102形成有沟槽511，屏蔽电极411由填充于所述沟槽511底部的多晶硅组成，沟槽栅电极421由填充于沟槽511的顶部的多晶硅组成；屏蔽电极411和沟槽511的底部表面和侧面之间隔离有屏蔽介质膜311；屏蔽电极411和沟槽栅电极421之间隔离有栅极间隔离介质膜321；沟槽栅电极421和沟槽511侧面之间隔离有栅介质膜331；其中，屏蔽介质膜311、栅极间隔离介质膜321和栅介质膜331都能为氧化膜。P阱201形成于N型外延层102顶部并作为沟道区。由N+区组成的源区203形成于沟道区201的表面；层间膜106覆盖形成有沟槽栅电极421和源区203的N型外延层102表面。接触孔71穿过层间膜106和源区203接触，在接触孔71底部形成有由P+区组成的沟道引出区202；接触孔71和正面金属层图形化后形成的源极81连接。在导通区的外侧形成有栅电极连接区和屏蔽电极连接区，屏蔽电极连接区用于将屏蔽电极411的电极引出，栅电极连接区用于实现将沟槽栅电极421的电极即栅极引出。屏蔽电极连接区中形成有沟槽512，一般沟槽512和沟槽511同时形成且相互连通；在沟槽511中填充有多晶硅412，通常多晶硅412和屏蔽电极411同时形成，但是对多晶硅412不进行回刻，从而使多晶硅412填充于沟槽512的整个深度范围内；多晶硅412和沟槽512的底部表面和侧面之间隔离有介质膜312，通常介质膜312和屏蔽介质膜311同时形成。多晶硅412和屏蔽电极411接触连接。在多晶硅412的顶部形成有接触孔72，接触孔72也连接到源极81所对应的正面金属层，即源极81也同时作为屏蔽栅金属电极。由于沟槽512的顶部要形成接触孔72，故沟槽512的宽度一般设置的比沟槽511的大。栅电极连接区中形成有沟槽513，一般沟槽513和沟槽511同时形成且相互连通；通常在沟槽513中的填充结构也设置的和沟槽511中的一样，其中填充于沟槽513底部的多晶硅413和屏蔽电极411同时形成；填充于沟槽513顶部的多晶硅423和沟槽栅电极421同时形成；多晶硅413和沟槽513的底部的内部表面隔离的介质膜313和屏蔽介质膜311同时形成；多晶硅413和423之间的介质膜323和栅极间隔离介质膜321同时形成；多晶硅423和沟槽513顶部的侧面之间的介质膜333和栅介质膜331同时形成。在多晶硅423的顶部形成有接触孔73，接触孔73连接到正面金属层图形化后形成的栅极83。现有屏蔽栅功率器件的漏极形成于半导体衬底101的底部，由P阱201底部的N型外延层102组成漂移区，屏蔽电极411与屏蔽电极411之间的漂移区102形成交替排列的结构，现有屏蔽栅功率器件在反向偏置状态下，屏蔽电极411和相邻的漂移区102会形成横向电场从而使得多晶硅屏蔽上411会对漂移区102进行横向耗尽，使得能被屏蔽电极411横向耗尽的区域的载流子浓度能够处于很高的浓度还能得到高的器件反向击穿电压，从而同时降低了器件的导通电阻和高的击穿电压，由于屏蔽电极411将栅极即沟槽栅电极421和漏区的漂移区隔断，使得器件的栅极-漏极之间的电容Cgd大幅减小，从而使得器件的开关损耗减低，并能适用更高频率的应用。
技术实现要素：
本发明所要解决的技术问题是提供一种屏蔽栅功率器件，能提高器件的击穿电压并同时降低器件的比导通电阻。为此，本发明还提供一种屏蔽栅功率器件的制造方法。为解决上述技术问题，本发明提供的屏蔽栅功率器件的导通区由多个原胞周期性排列组成，各所述原胞的栅极结构包括：沟槽，形成于第一导电类型外延层中，所述第一导电类型外延层形成于第一导电类型半导体衬底表面。屏蔽电极，由形成于所述沟槽底部的电极材料层组成；所述屏蔽电极和所述沟槽的底部表面和侧面之间隔离有屏蔽介质膜，从所述沟槽的顶部到底部方向上，位于所述沟槽侧面的所述屏蔽介质膜的厚度呈逐渐增加；在沿所述沟槽的宽度方向的剖面上，所述屏蔽电极呈顶角在底部的三角形结构或者呈下底边比上底边短的梯形结构。沟槽栅电极，由形成于所述沟槽顶部的电极材料层组成；所述沟槽栅电极底部通过栅极间隔离介质膜和所述屏蔽电极隔离；所述沟槽栅电极和所述沟槽的侧面之间隔离有栅介质膜。沟道区由形成于所述第一导电类型外延层中的第二导电类型阱组成，被所述沟槽栅电极侧面覆盖的所述沟道区的表面用于形成沟道。所述沟道区底部的所述第一导电类型外延层组成漂移区；在所述屏蔽栅功率器件为反向偏置状态下，所述屏蔽电极对所述漂移区进行横向耗尽，从所述沟槽的顶部到底部方向上，所述屏蔽介质膜的厚度呈逐渐增加的结构使所述漂移区的电场强度分布的均匀性增加。进一步的改进是，所述屏蔽介质膜由热氧化膜和化学气相淀积的氧化膜叠加形成。进一步的改进是，所述沟槽的底部表面的所述屏蔽介质膜的厚度大于等于位于所述沟槽的侧面的所述屏蔽介质膜的厚度。进一步的改进是，所述屏蔽电极的侧面的倾斜角为76度～85度。进一步的改进是，源区由形成于所述第二导电类型阱表面的第一导电类型的重掺杂区组成，所述源区通过接触孔连接到由正面金属层组成的源极。在所述导通区的外侧还包括屏蔽电极连接区和栅电极连接区。所述屏蔽电极连接区中形成有和所述导通区的沟槽相连通的沟槽，所述屏蔽电极连接区的沟槽中也形成有屏蔽介质膜和屏蔽电极，所述导通区中的屏蔽电极和所述屏蔽电极连接区的屏蔽电极相连接并通过形成于所述屏蔽电极连接区的屏蔽电极顶部的接触孔连接到所述源极。所述栅电极连接区中形成有和所述导通区的沟槽相连通的沟槽，所述栅电极连接区的沟槽中也形成有屏蔽介质膜、屏蔽电极、沟槽栅电极、栅极间隔离介质膜和栅介质膜，所述导通区中的沟槽栅电极和所述栅电极连接区的沟槽栅电极相连接并通过形成于所述栅电极连接区的沟槽栅电极顶部的接触孔连接到由正面金属层形成的栅极。进一步的改进是，所述接触孔中填充的金属材料和所述正面金属层的金属材料相同；或者，所述接触孔中填充的金属材料和所述正面金属层的金属材料不同。进一步的改进是，所述第一导电类型外延层为掺杂均匀的一层外延层结构；或者，所述第一导电类型外延层由第一外延子层和第二外延子层叠加形成，所述第一外延子层和所述第二外延子层的掺杂浓度不同，所述第二外延子层位于所述第一外延子层的顶部，所述沟道区位于所述第二外延子层中，所述屏蔽电极位于所述第一外延子层中。进一步的改进是，所述屏蔽电极的电极材料层为多晶硅，所述沟槽栅电极的电极材料层为多晶硅；或者，所述屏蔽电极的电极材料层为金属钨硅，所述沟槽栅电极的电极材料层为金属钨硅。为解决上述技术问题，本发明提供的屏蔽栅功率器件的制造方法包括如下步骤：步骤一、提供一表面形成有第一导电类型外延层的第一导电类型半导体衬底，在所述半导体衬底表面依次形成由第一氧化膜、第二氮化膜和第三氧化膜叠加形成的硬质掩模层；采用光刻刻蚀工艺依次对所述硬质掩模层和所述半导体衬底进行刻蚀形成沟槽，所述沟槽位于所述第一导电类型外延层中。步骤二、采用热氧化工艺在所述沟槽的侧面和底部表面形成第四热氧化膜。步骤三、采用湿法刻蚀工艺去除所述第四热氧化膜，所述第三氧化膜也同时被去除；所述湿法刻蚀工艺完成后所述沟槽的开口宽度大于所述第二氮化膜的开口宽度，在横向上所述第二氮化膜的侧面会比对应的所述沟槽的侧面凸出。步骤四、进行氧化膜生长在所述沟槽的侧面和底部表面形成第五氧化膜，在横向上所述第五氧化膜的侧面会比对应的所述第二氮化膜的侧面凸出或所述第五氧化膜的侧面和对应的所述第二氮化膜的侧面平齐。步骤五、采用化学气相淀积工艺形成第六氧化膜，所述第六氧化膜将所述沟槽完全填充；所述第六氧化膜也延伸到所述第二氮化膜的表面。步骤六、采用干法刻蚀或化学机械研磨工艺将所述第二氮化膜的表面的氧化膜去除；采用干法刻蚀工艺对填充于所述沟槽中的氧化膜进行刻蚀并形成侧面有一定倾角的氧化膜沟槽，由所述沟槽中剩余的氧化膜组成屏蔽介质膜；从所述沟槽的顶部到底部方向上，位于所述沟槽侧面的所述屏蔽介质膜的厚度呈逐渐增加。在沿所述沟槽的宽度方向的剖面上，所述氧化膜沟槽呈顶角在底部的三角形结构或者呈下底边比上底边短的梯形结构。步骤七、将所述第二氮化膜去除并淀积屏蔽电极，所述屏蔽电极将所述氧化膜沟槽完全填充。步骤八、对所述屏蔽电极进行第一次回刻将位于所述沟槽外的所述第一氧化膜表面的所述屏蔽电极材料去除。步骤九、通过光刻保护住屏蔽电极连接区，之后对所述屏蔽电极连接区之外的所述屏蔽电极进行第二次回刻，第二次回刻后使所述屏蔽电极位于所述沟槽底部。步骤十、通过湿法刻蚀工艺将所述屏蔽电极顶部的所述沟槽侧面以及所述沟槽外的所述半导体衬底表面的氧化膜去除。步骤十一、在所述屏蔽电极顶部表面形成栅极间隔离介质膜；在所述屏蔽电极顶部的所述沟槽侧面形成栅介质膜；在所述屏蔽电极顶部形成沟槽栅电极，所述沟槽栅电极底部通过所述栅极间隔离介质膜和所述屏蔽电极隔离；所述沟槽栅电极和所述沟槽的侧面之间隔离有所述栅介质膜。进一步的改进是，步骤十一中所述栅介质膜为采用热氧化工艺形成的栅氧化膜，所述栅极间隔离介质膜为氧化膜；所述屏蔽电极的电极材料层为多晶硅，所述沟槽栅电极的电极材料层为多晶硅；或者，所述屏蔽电极的电极材料层为金属钨硅，所述沟槽栅电极的电极材料层为金属钨硅。为解决上述技术问题，本发明提供的屏蔽栅功率器件的制造方法包括如下步骤：步骤一、提供一表面形成有第一导电类型外延层的第一导电类型半导体衬底，在所述半导体衬底表面依次形成由第一氧化膜、第二氮化膜和第三氧化膜叠加形成的硬质掩模层；采用光刻刻蚀工艺依次对所述硬质掩模层和所述半导体衬底进行刻蚀形成沟槽，所述沟槽位于所述第一导电类型外延层中。步骤二、采用热氧化工艺在所述沟槽的侧面和底部表面形成第四热氧化膜。步骤三、采用湿法刻蚀工艺去除所述第四热氧化膜，所述第三氧化膜也同时被去除；所述湿法刻蚀工艺完成后所述沟槽的开口宽度大于所述第二氮化膜的开口宽度，在横向上所述第二氮化膜的侧面会比对应的所述沟槽的侧面凸出。步骤四、进行氧化膜生长在所述沟槽的侧面和底部表面形成第五氧化膜，在横向上所述第五氧化膜的侧面会比对应的所述第二氮化膜的侧面凸出或所述第五氧化膜的侧面和对应的所述第二氮化膜的侧面平齐。步骤五、采用化学气相淀积工艺形成第六氧化膜，所述第六氧化膜将所述沟槽完全填充；所述第六氧化膜也延伸到所述第二氮化膜的表面。步骤六、采用干法刻蚀或化学机械研磨工艺将所述第二氮化膜的表面的氧化膜去除；采用干法刻蚀工艺对填充于所述沟槽中的氧化膜进行刻蚀并形成侧面有一定倾角的氧化膜沟槽，由所述沟槽中剩余的氧化膜组成屏蔽介质膜；从所述沟槽的顶部到底部方向上，位于所述沟槽侧面的所述屏蔽介质膜的厚度呈逐渐增加。在沿所述沟槽的宽度方向的剖面上，所述氧化膜沟槽呈顶角在底部的三角形结构或者呈下底边比上底边短的梯形结构。步骤七、将所述第二氮化膜去除并淀积屏蔽电极，所述屏蔽电极将所述氧化膜沟槽完全填充。步骤八、对所述屏蔽电极进行第一次回刻将位于所述沟槽外的所述第一氧化膜表面的所述屏蔽电极的部分厚度去除，所述第一次回刻之后在所述沟槽外的所述第一氧化膜表面保留有部分厚度的所述屏蔽电极。步骤九、通过光刻保护住屏蔽电极连接区，所述屏蔽电极连接区在横向上至少覆盖一个所述沟槽并延伸到该沟槽的外部；之后对所述屏蔽电极连接区之外的所述屏蔽电极进行第二次回刻，第二次回刻后使所述屏蔽电极位于所述沟槽底部。步骤十、通过湿法刻蚀工艺将所述屏蔽电极顶部的所述沟槽侧面以及所述沟槽外的所述半导体衬底表面的氧化膜去除。步骤十一、在所述屏蔽电极顶部表面形成栅极间隔离介质膜；在所述屏蔽电极顶部的所述沟槽侧面形成栅介质膜；在所述屏蔽电极顶部形成沟槽栅电极，所述沟槽栅电极底部通过所述栅极间隔离介质膜和所述屏蔽电极隔离；所述沟槽栅电极和所述沟槽的侧面之间隔离有所述栅介质膜。为解决上述技术问题，本发明提供的屏蔽栅功率器件的制造方法包括如下步骤：步骤一、提供一表面形成有第一导电类型外延层的第一导电类型半导体衬底，在所述半导体衬底表面依次形成由第一氧化膜、第二氮化膜和第三氧化膜叠加形成的硬质掩模层；采用光刻刻蚀工艺依次对所述硬质掩模层和所述半导体衬底进行刻蚀形成沟槽，所述沟槽位于所述第一导电类型外延层中。步骤二、采用热氧化工艺在所述沟槽的侧面和底部表面形成第四热氧化膜。步骤三、采用湿法刻蚀工艺去除所述第四热氧化膜，所述第三氧化膜也同时被去除；所述湿法刻蚀工艺完成后所述沟槽的开口宽度大于所述第二氮化膜的开口宽度，在横向上所述第二氮化膜的侧面会比对应的所述沟槽的侧面凸出。步骤四、进行氧化膜生长在所述沟槽的侧面和底部表面形成第五氧化膜，在横向上所述第五氧化膜的侧面会比对应的所述第二氮化膜的侧面凸出或所述第五氧化膜的侧面和对应的所述第二氮化膜的侧面平齐。步骤五、采用化学气相淀积工艺形成第六氧化膜，所述第六氧化膜将所述沟槽完全填充；所述第六氧化膜也延伸到所述第二氮化膜的表面。步骤六、采用干法刻蚀或化学机械研磨工艺将所述第二氮化膜的表面的氧化膜去除；采用干法刻蚀工艺对填充于所述沟槽中的氧化膜进行刻蚀并形成侧面有一定倾角的氧化膜沟槽，由所述沟槽中剩余的氧化膜组成屏蔽介质膜；从所述沟槽的顶部到底部方向上，位于所述沟槽侧面的所述屏蔽介质膜的厚度呈逐渐增加。在沿所述沟槽的宽度方向的剖面上，所述氧化膜沟槽呈顶角在底部的三角形结构或者呈下底边比上底边短的梯形结构。步骤七、将所述第二氮化膜去除并淀积屏蔽电极，所述屏蔽电极将所述氧化膜沟槽完全填充。步骤八、对所述屏蔽电极进行第一次回刻将位于所述沟槽外的所述第一氧化膜表面的所述屏蔽电极材料去除。步骤九、对所述屏蔽电极进行第二次回刻，第二次回刻后使所述屏蔽电极位于所述沟槽底部。步骤十、淀积第七氧化膜将所述沟槽填满，再通过光刻保护住屏蔽电极连接区，通过湿法刻蚀工艺将所述屏蔽电极连接区之外的所述屏蔽电极顶部的所述沟槽侧面以及所述沟槽外的所述半导体衬底表面的氧化膜去除，所述屏蔽电极连接区的所述屏蔽电极顶部的所述第七氧化膜保留。步骤十一、在所述屏蔽电极顶部表面形成栅极间隔离介质膜；在所述屏蔽电极顶部的所述沟槽侧面形成栅介质膜；在所述屏蔽电极顶部形成沟槽栅电极，所述沟槽栅电极底部通过所述栅极间隔离介质膜和所述屏蔽电极隔离；所述沟槽栅电极和所述沟槽的侧面之间隔离有所述栅介质膜。本发明利用屏蔽电极通过屏蔽介质膜能够实现对漂移区进行横向耗尽的特点，对屏蔽介质膜的沿沟槽的纵向的厚度进行了特别设计，通过使屏蔽介质膜在从沟槽的顶部到底部方向上呈厚度逐渐增加的结构，使得屏蔽电极在沿沟槽的宽度方向的剖面上呈顶角在底部的三角形结构或者呈下底边比上底边短的梯形结构，这种屏蔽介质膜和屏蔽电极的结构能够对漂移区的电场强度进行调节并使漂移区的电场强度在纵向上分布更加均匀，而由于器件击穿电压的大小为电场强度沿纵向的位置的积分，故能够提高器件的击穿电压；击穿电压的提高能使得本发明的漂移区采用更高的掺杂浓度，故还能够降低器件比导通电阻。附图说明下面结合附图和具体实施方式对本发明作进一步详细的说明：图1是现有屏蔽栅功率器件的结构示意图；图2A是本发明第一实施例屏蔽栅功率器件的结构示意图；图2B是图2A中栅极结构的放大示意图；图2C是图2B中的电场强度随漂移区的位置的变化曲线；图3A-图3K是本发明第一实施例屏蔽栅功率器件的制造方法各步骤中的器件结构示意图；图4是本发明第二实施例屏蔽栅功率器件的结构示意图。具体实施方式如图2A所示，是本发明第一实施例屏蔽栅功率器件的结构示意图；图2B是图2A中栅极结构的放大示意图；本发明第一实施例屏蔽栅功率器件以N型功率器件为例进行说明，将器件的掺杂类型进行N型和P型的互换即可得到P型功率器件的结构，本发明说明书中不对P型功率器件进行详细说明。本发明第一实施例屏蔽栅功率器件的导通区由多个原胞周期性排列组成，各所述原胞的栅极结构包括：沟槽511，形成于N型外延层102中，所述N型外延层102形成于N型半导体衬底如硅衬底101表面。较佳为，所述半导体衬底101为N+掺杂，掺杂是磷或砷，所述半导体衬底101的电阻率为0.001欧姆·厘米～0.003欧姆·厘米。N型外延层102的掺杂是磷或是砷，N型外延层102的电阻率根据器件的结构，器件的击穿电压来选取，一般击穿电压为100V～200V的器件所对应的所述N型外延层102电阻率选择0.16欧姆·厘米～0.3欧姆.厘米，厚度按照器件的击穿电压选取，电压越高，需要的外延的厚度越深。所述N型外延层102为掺杂均匀的一层外延层结构；或者，所述N型外延层102由第一外延子层和第二外延子层叠加形成，所述第一外延子层和所述第二外延子层的掺杂浓度不同，所述第二外延子层位于所述第一外延子层的顶部，所述沟道区201位于所述第二外延子层中，所述屏蔽电极411a位于所述第一外延子层中。屏蔽电极411a，由形成于所述沟槽511底部的电极材料层组成；所述屏蔽电极411a和所述沟槽511的底部表面和侧面之间隔离有屏蔽介质膜311a，从所述沟槽511的顶部到底部方向上，位于所述沟槽511侧面的所述屏蔽介质膜311a的厚度呈逐渐增加；在沿所述沟槽511的宽度方向的剖面上，所述屏蔽电极411a呈顶角在底部的三角形结构。沟槽栅电极421，由形成于所述沟槽511顶部的电极材料层组成；所述沟槽栅电极421底部通过栅极间隔离介质膜321和所述屏蔽电极411a隔离；所述沟槽栅电极421和所述沟槽511的侧面之间隔离有栅介质膜331。沟道区201由形成于所述N型外延层102中的P型阱201组成，被所述沟槽栅电极421侧面覆盖的所述沟道区201的表面用于形成沟道；所述沟道区201底部的所述N型外延层102组成漂移区；在所述屏蔽栅功率器件为反向偏置状态下，所述屏蔽电极411a对所述漂移区进行横向耗尽，从所述沟槽511的顶部到底部方向上，所述屏蔽介质膜311a的厚度呈逐渐增加的结构使所述漂移区的电场强度分布的均匀性增加。较佳为，所述屏蔽介质膜311a为化学气相淀积的氧化膜组成或者由热氧化膜和化学气相淀积的氧化膜叠加形成。所述沟槽511的底部表面的所述屏蔽介质膜311a的厚度大于等于位于所述沟槽511的侧面的所述屏蔽介质膜311a的厚度；如图2中所示可知，厚度b表示所述沟槽511的底部表面的所述屏蔽介质膜311a的厚度，厚度a表示位于所述沟槽511的侧面各位置的所述屏蔽介质膜311a的厚度，本发明第一实施例中厚度b大于厚度a。所述屏蔽电极411a的侧面的倾斜角为76度～85度，本发明第一实施例中所述沟槽511的侧面为垂直结构。在其它实施例中，所述沟槽511的侧面也能为其它结构如为倾斜结构，倾斜角为90度是为垂直结构，侧面的倾斜角越小则侧面越倾斜，这时所述屏蔽电极411a的侧面的倾斜度要大于所述沟槽511的侧面倾斜度，要保证所述屏蔽介质膜311a的厚度在从沟槽511的顶部到底部的纵向上呈逐渐增加的结构，从而使所述漂移区的电场强度分布的均匀性增加。源区203由形成于所述P型阱201表面的N型的重掺杂区即N+区组成，所述源区203通过接触孔71连接到由正面金属层组成的源极81。对于功率器件采用MOSFET时，在半导体衬底101的背面还形成有由N+区组成的漏区，在所述漏区的背面形成有和漏区相接触的背面金属层并由背面金属层引出漏极。在所述导通区的外侧还包括屏蔽电极连接区和栅电极连接区；所述屏蔽电极连接区中形成有和所述导通区的沟槽511相连通的沟槽512，所述屏蔽电极连接区的沟槽512中也形成有屏蔽介质膜312a和屏蔽电极412a，所述导通区中的屏蔽电极411a和所述屏蔽电极连接区的屏蔽电极412a相连接并通过形成于所述屏蔽电极连接区的屏蔽电极412a顶部的接触孔72连接到所述源极81。所述栅电极连接区中形成有和所述导通区的沟槽511相连通的沟槽513，所述栅电极连接区的沟槽513中也形成有屏蔽介质膜313a、屏蔽电极413a、沟槽栅电极423、栅极间隔离介质膜323和栅介质膜333，所述导通区中的沟槽栅电极421和所述栅电极连接区的沟槽栅电极423相连接并通过形成于所述栅电极连接区的沟槽栅电极423顶部的接触孔73连接到由正面金属层形成的栅极83。本发明第一实施例中，所述接触孔71、72和73中填充的金属材料和所述正面金属层的金属材料相同；或者，所述接触孔71、72和73中填充的金属材料和所述正面金属层的金属材料不同。所述正面金属层的金属材料为金属铝，铝铜合金，或其它金属。所述屏蔽电极411a、412a和413a的电极材料层为多晶硅，所述沟槽栅电极421和423的电极材料层为重掺杂的多晶硅；或者，所述屏蔽电极411a、412a和413a的电极材料层为金属钨硅，所述沟槽栅电极421和423的电极材料层为金属钨硅。本发明第一实施例中，所述栅介质膜331和333都为热氧化膜，厚度为100埃～1000埃。所述栅极间隔离介质膜321和323都为热氧化膜，或热氧化膜和淀积的氧化膜的组合，或其它介质膜及其组合。图2A中，尺寸H0表示所述漂移区的纵向厚度，尺寸H1表示所述所述沟槽311a的深度；尺寸L1表示一个原胞的宽度即步进，该宽度包括了所述沟槽311a的宽度和相邻所述沟槽311a之间的间距。图2B中，界面A1A2对应于所述屏蔽电极411a的顶部表面位置，界面B1B2对应于所述屏蔽电极411a的底部位置，界面O1O2对应于所述漂移区的顶部表面位置，界面C1C2对应于所述漂移区的底部表面位置。图2C是图2B中的电场强度随漂移区的位置的变化曲线；变化方向为图2B中的箭头线所示的从所述漂移区的顶部到底部，图2C中的横坐标O1对应于界面O1O2，坐标C1对应于界面C1C2；纵坐标为电场强度。曲线601为图1所示的现有结构的电场强度分布曲线即电场强度随漂移区的位置的变化曲线，由于漂移区杂质浓度高，电场强度分布接近一个三角形，当漂移区也即N型外延层102的电阻率0.16欧姆·厘米时，击穿电压低于50伏；曲线602为图2A所示的本发明第一实施例的器件的电场强度分布曲线，由于屏蔽介质膜311a厚度的优化，电场强度的均匀性得到了很大的改善，电场强度的分布是一个马鞍形，大幅提高了器件的击穿电压，当N型外延层102的电阻率0.16欧姆·厘米时，击穿电压高于110伏。比较图1和图2A所示可知，本发明第一实施例和现有结构的区别是本发明第一实施例的屏蔽介质膜313a和现有的屏蔽介质膜313不同，以及本发明第一实施例的屏蔽电极411a和现有的屏蔽电极411不同；导通区的其它结构都相同，也用相同的标记表示。由于本发明第一实施例对屏蔽介质膜313a和屏蔽电极411a做了相应的改进，屏蔽介质膜313a的顶部厚度薄底部宽的结构能够使得电场强度更加均匀，具体如曲线602和601所示，可知曲线602在漂移区中包围的面积更大，击穿电压也就更大；反之，如果击穿电压不改变，本发明第一实施例能够得到更高掺杂浓度的漂移区的掺杂浓度，所以能降低器件的比导通电阻。所以本发明第一实施例能改善器件的性能，例如对应于步进L1为2.6微米的情况，采用0.16欧姆·厘米的N型外延层102，器件的比导通电阻可以做到27mohm·mm2.击穿电压可以大于115伏，而现有技术的击穿电压低于50伏。如图4所示，是本发明第二实施例屏蔽栅功率器件的结构示意图。本发明第二实施例器件和本发明第一实施例器件结构的区别为：本发明第二实施例的导通区的屏蔽电极411b呈下底边比上底边短的梯形结构；所述屏蔽电极连接区的屏蔽电极412b和所述栅电极连接区的屏蔽电极413b也都采用和屏蔽电极411b相同的结构。为了更明显的显示本发明第二实施例和第一实施例的区别：图4中将导通区的屏蔽电极的标记由411a改为411b，屏蔽介质膜为311a改为311b；屏蔽电极连接区的屏蔽电极的标记由412a改为412b，屏蔽介质膜为312a改为312b；栅电极连接区的屏蔽电极的标记由413a改为413b，屏蔽介质膜为313a改为313b。其它结构都相同，标记也未做改变。另外，本发明说明书中为了能够采用图2A所示的一幅图同时表示本发明第一实施例屏蔽栅功率器件的导通区的所述原胞、所述屏蔽电极连接区和所述栅电极连接区的结构，实际中，屏蔽栅功率器件的导通区的所述原胞、所述屏蔽电极连接区和所述栅电极连接区有可能不会出现在同一剖面结构中，也即在有些屏蔽栅功率器件中导通区的所述原胞、所述屏蔽电极连接区和所述栅电极连接区在剖面结构上位置并不相邻，而是互相具有独立。如图3A至图3K所示，是本发明第一实施例屏蔽栅功率器件的制造方法各步骤中的器件结构示意图；本发明第一实施例屏蔽栅功率器件的制造方法用于制造图2A所示的本发明第一实施例结构，包括如下步骤：步骤一、如图3A所示，提供一表面形成有N型外延层102的N型半导体衬底如硅衬底101，在所述半导体衬底101表面依次形成由第一氧化膜1、第二氮化膜2和第三氧化膜3叠加形成的硬质掩模层；采用光刻刻蚀工艺依次对所述硬质掩模层和所述半导体衬底101进行刻蚀形成沟槽511，所述沟槽511位于所述N型外延层102中。所述沟槽511为位于导通区中的沟槽，屏蔽电极连接区中的沟槽用标记512标示，栅电极连接区中的沟槽用标记513标示。较佳为，所述第一氧化膜1的厚度为100埃～500埃，所述第二氮化膜2的厚度为1000埃～3000埃，所述第三氧化膜3的厚度为2000埃～10000埃。所述半导体衬底11为N+掺杂，掺杂是磷或砷，所述半导体衬底11的电阻率为0.001欧姆·厘米～0.003欧姆·厘米。第一N型外延层12的掺杂是磷或是砷，第一N型外延层12的电阻率根据器件的结构，器件的击穿电压来选取，一般击穿电压为100V～200V的器件所对应的所述第一N型外延层12电阻率选择0.16欧姆·厘米～0.3欧姆·厘米，厚度按照器件的击穿电压选取，电压越高，需要的外延的厚度越深。步骤二、如图3B所示，采用热氧化工艺在所述沟槽511的侧面和底部表面形成第四热氧化膜4。所述第四热氧化膜4的厚度为2000埃～6000埃。步骤三、如图3C所示，采用湿法刻蚀工艺去除所述第四热氧化膜4，所述第三氧化膜3也同时被去除；所述湿法刻蚀工艺完成后所述沟槽511的开口宽度大于所述第二氮化膜2的开口宽度，在横向上所述第二氮化膜2的侧面会比对应的所述沟槽511的侧面凸出，图3C中的C表示凸出距离，凸出距离C为800埃～3000埃。步骤四、如图3D所示，进行氧化膜生长在所述沟槽511的侧面和底部表面形成第五氧化膜5，在横向上所述第五氧化膜5的侧面会比对应的所述第二氮化膜2的侧面凸出或所述第五氧化膜5的侧面和对应的所述第二氮化膜2的侧面平齐。较佳为，所述第五氧化膜5的厚度为3000埃～8000埃。步骤五、如图3E所示，采用化学气相淀积工艺形成第六氧化膜6，所述第六氧化膜6将所述沟槽511完全填充；所述第六氧化膜6也延伸到所述第二氮化膜2的表面；步骤六、如图3F所示，采用干法刻蚀或化学机械研磨工艺将所述第二氮化膜2的表面的氧化膜去除，去除的氧化膜主要为所述第六氧化膜6。采用干法刻蚀工艺对填充于所述沟槽511中的氧化膜即所述第五氧化膜5和所述第六氧化膜6的叠加氧化膜进行刻蚀并形成侧面有一定倾角的氧化膜沟槽7，由所述沟槽511中剩余的氧化膜组成屏蔽介质膜311a；从所述沟槽511的顶部到底部方向上，位于所述沟槽511侧面的所述屏蔽介质膜311a的厚度呈逐渐增加。在沿所述沟槽511的宽度方向的剖面上，所述氧化膜沟槽7呈顶角在底部的三角形结构或者呈下底边比上底边短的梯形结构。较佳为，所述氧化膜沟槽7的倾角为75度～85度。步骤七、如图3G所示，将所述第二氮化膜2去除并淀积屏蔽电极8，所述屏蔽电极8将所述氧化膜沟槽7完全填充。屏蔽电极8为掺杂的多晶硅或金属钨硅或其他导体。步骤八、如图3H所示，对所述屏蔽电极8进行第一次回刻将位于所述沟槽511外的所述第一氧化膜1表面的所述屏蔽电极8材料去除；回刻后的所述屏蔽电极用标记8a标示。步骤九、如图3I所示，通过光刻保护住屏蔽电极连接区，之后对所述屏蔽电极连接区之外的所述屏蔽电极8a进行第二次回刻，第二次回刻后使所述屏蔽电极8a位于所述沟槽511底部，第二次回刻后，导通区的屏蔽电极用标记411a标示，屏蔽电极连接区的屏蔽电极用标记412a标示，栅电极连接区的屏蔽电极用标记413a标示；另外，导通区的屏蔽介质膜用标记311a标示，屏蔽电极连接区的屏蔽介质膜用标记312a标示，栅电极连接区的屏蔽介质膜用标记313a标示。步骤十、如图3J所示，通过湿法刻蚀工艺将所述屏蔽电极411a顶部的所述沟槽511侧面以及所述沟槽511外的所述半导体衬底101表面的氧化膜去除。步骤十一、如图3K所示，在所述屏蔽电极411a顶部表面形成栅极间隔离介质膜321；在所述屏蔽电极411a顶部的所述沟槽511侧面形成栅介质膜331；在所述屏蔽电极411a顶部形成沟槽栅电极421，所述沟槽栅电极421底部通过所述栅极间隔离介质膜321和所述屏蔽电极411a隔离；所述沟槽栅电极421和所述沟槽511的侧面之间隔离有所述栅介质膜331。较佳为，所述栅介质膜331为采用热氧化工艺形成的栅氧化膜；述栅极间隔离介质膜321为氧化膜，采用热氧化工艺或淀积工艺形成；所述沟槽栅电极421的电极材料层为多晶硅或金属钨硅或其他导体材料。上述步骤完成了对栅极结构的制造，为了形成一个完成的屏蔽栅功率器件，还需要采用如下步骤：步骤十二、如图2A所示，所述N型外延层102中形成P型阱201，由所述P型阱201组成沟道区，被所述沟槽栅电极421侧面覆盖的所述沟道区201的表面用于形成沟道。所述沟道区201底部的所述N型外延层102组成漂移区；在所述屏蔽栅功率器件为反向偏置状态下，所述屏蔽电极411a对所述漂移区进行横向耗尽，从所述沟槽511的顶部到底部方向上，所述屏蔽介质膜311a的厚度呈逐渐增加的结构使所述漂移区的电场强度分布的均匀性增加。形成N+注入在所述P型阱201表面形成源区203；形成层间膜；形成接触孔71、72和73；形成正面金属层并采用光刻刻蚀工艺对所述正面金属层进行图形化形成源极81和栅极83。所述源区203通过接触孔71连接到由正面金属层组成的源极81；所述屏蔽电极411a和412a相连接，通过所述屏蔽电极412a顶部的接触孔72连接到源极81；所述沟槽栅电极421和423相连接，通过所述沟槽栅电极423顶部的接触孔73连接到源极83。对于功率器件采用MOSFET时，还包括在半导体衬底101的背面形成有由N+区组成的漏区的步骤以及在所述漏区的背面形成和漏区相接触的背面金属层的步骤，由背面金属层引出漏极。较佳为，本发明步骤四中采用热氧化工艺形成第五氧化膜5；通过调整热氧化形成的第五氧化膜5的厚度以及淀积形成的第六氧化膜6的厚度，并调整步骤六中氧化膜沟槽7的干法刻蚀工艺，能够调整器件的屏蔽电极411a之下的屏蔽介质膜311a的厚度b，如图2B所示，从而使厚度b大大需要的厚度，甚至大于位于所述沟槽511的侧面的屏蔽介质膜311a的厚度a，从而提高器件的可靠性。本发明第一实施例方法中，所述接触孔71、72和73中填充的金属材料和所述正面金属层的金属材料相同；或者，所述接触孔71、72和73中填充的金属材料和所述正面金属层的金属材料不同。所述正面金属层的金属材料为金属铝，铝铜合金，或其它金属。这样进一步扩大了器件设计的弹性，便于器件的设计。本发明第一实施例方法中，导通区中能够形成深度达6微米，宽度效应1.2微米的所述沟槽511，所述沟槽511的侧面屏蔽介质膜311a的厚度a能达到0.5微米，横向步进L1能达到2.6微米。本发明第二实施例方法和本发明第一实施例方法的区别之处为，本发明第二实施例方法的步骤八和步骤九为：步骤八、对所述屏蔽电极8进行第一次回刻将位于所述沟槽511外的所述第一氧化膜1表面的所述屏蔽电极8的部分厚度去除，所述第一次回刻之后在所述沟槽511外的所述第一氧化膜1表面保留有部分厚度的所述屏蔽电极8。步骤九、通过光刻保护住屏蔽电极连接区，所述屏蔽电极连接区在横向上至少覆盖一个所述沟槽并延伸到该沟槽的外部；之后对所述屏蔽电极连接区之外的所述屏蔽电极8进行第二次回刻，第二次回刻后使所述屏蔽电极8位于所述沟槽511底部。也即第二次回刻后，导通区的屏蔽电极8回刻形成形成了标记411a所对应的屏蔽电极最终结构。而屏蔽电极连接区的屏蔽电极412a则除了完全填充沟槽512之外，还会延伸到沟槽512的外部表面。栅电极连接区的屏蔽电极413a位于所述沟槽513的底部。和本发明第一实施例方法的步骤九所对应的图3I不同之处为，本发明第二实施例方法的屏蔽电极412a则除了完全填充沟槽512之外，还会延伸到沟槽512的外部表面；其它结构都相同。本发明第二实施例方法的好处是：在后续形成接触孔72时，接触孔72的底部不一定需要正对着所述沟槽512且需要位于所述沟槽512的内部，接触孔72和延伸到沟槽512外部的屏蔽电极412a相接触也是可行的，这样就允许所述接触孔72和所述沟槽512之间有一定的对准偏差，能够减小该接触孔的制作难度。本发明第三实施例方法和本发明第一实施例方法的区别之处为，本发明第三实施例方法的步骤九和步骤十为：步骤九、对所述屏蔽电极8进行第二次回刻，第二次回刻后使所述屏蔽电极8位于所述沟槽511底部。注意：本发明第二实施例方法中，第二次回刻不需要采用光刻工艺将屏蔽电极连接区进行保护，所以第二次回刻是全面回刻，所有沟槽即沟槽511、512和513中的屏蔽电极8都通过第二次回刻后保留于沟槽的底部。也即和图3I所示不同之处为，本发明第三实施例方法经过步骤九后形成的屏蔽电极412a将会位于沟槽512的底部，而不是将沟槽512完全填充。步骤十、淀积第七氧化膜将所述沟槽填满，再通过光刻保护住屏蔽电极连接区，通过湿法刻蚀工艺将所述屏蔽电极连接区之外的所述屏蔽电极顶部的所述沟槽侧面以及所述沟槽外的所述半导体衬底表面的氧化膜去除，所述屏蔽电极连接区的所述屏蔽电极412a顶部的所述第七氧化膜保留。也即：和图3I所示不同之处为，本发明第三实施例方法经过步骤十之后通过步骤九形成的位于沟槽512底部的屏蔽电极412a和通过步骤十形成的第七氧化膜将沟槽512完全填充。由于最后在屏蔽电极412a的顶部形成有第七氧化膜，故后续步骤十一中形成的沟槽栅电极421不会再形成于沟槽512的顶部。后续形成的接触孔72需要穿过第七氧化膜和底部的屏蔽电极412a相接触。以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。