一种半导体器件及其制造方法与流程

本发明涉及半导体器件技术领域，具体而言，涉及一种半导体器件及其制造方法。

背景技术：

第三代半导体氮化镓(GaN)的临界击穿电场远远高于第一代半导体硅(Si)或第二代半导体砷化镓(GaAs)，高达3MV/cm，因此，其电子器件能承受很高的电压。同时，氮化镓可以与其他镓类化合物半导体(III族氮化物半导体)形成异质结结构。由于III族氮化物半导体具有强烈的自发极化和压电极化效应，在异质结的界面附近，可以形成很高电子浓度的二维电子气(2DEG)沟道。这种异质结结构有效的降低了电离杂质散射，因此沟道内的电子迁移率大大提升。在此异质结基础上制成的氮化镓高电子迁移率晶体管(HEMT)能在高频率导通高电流，并具有很低的导通电阻。这些特性使氮化镓HEMT特别适用于制造高频的大功率射频器件和高耐压大电流的开关器件。

由于二维电子气沟道内的电子有很高的迁移率，所以氮化镓HEMT相对于硅器件而言，开关速率大大提高。同时高浓度的二维电子气也使得氮化镓HEMT具有较高的电流密度，适用于大电流功率器件的需要。另外，氮化镓是隔离层，能工作在较高的温度。硅器件在大功率工作环境下往往需要额外的降温器件来确保其正常工作，而氮化镓无须降温器，或者对降温要求较低。因此氮化镓功率器件有利于节省空间和成本。

氮化镓晶体管中，通常在栅极与漏极之间承受较高的电压，导致栅极与漏极之间靠近栅极的区域存在强电场，此处的强电场造成氮化镓器件的电流崩塌效应。电流崩塌效应表现为：在关态电压应力下部分电子被陷阱或表面态捕获，开启时被捕获的电子来不及释放导致开态电阻增加，即动态电阻大。对于氮化镓电力电子器件而言，电流崩塌效应导致器件动态电阻大，导致开关损耗大，高频下该现象越明显。

陷阱位于氮化镓帽层、铝镓氮势垒层、氮化镓沟道层和氮化镓缓冲层以及各层材料之间的界面。为应对材料表面电子陷阱引起的电流崩塌效应，氮化镓HEMT一般采用SiN介质等材料覆盖器件表面的钝化工艺。钝化层(如SiN或者AlN)可以通过改善材料表面态并阻止电子在表面聚集，来降低或消除电流崩塌效应。但是，SiN钝化后缺陷，表面态减少，减小至1×10¹¹cm^-2eV^-1，复合率减小导致器件的漏电流增加。

技术实现要素：

有鉴于此，本发明提供了一种可解决上述问题的半导体器件。

详细地，本发明提供的技术方案如下：

一种半导体器件，所述半导体器件包括：

衬底；

位于所述衬底上的半导体层，所述半导体层包括沟道层和势垒层，所述沟道层位于所述衬底上，所述势垒层位于所述沟道层上与所述沟道层远离所述衬底的表面接触；

位于所述半导体层的势垒层上的氮化镓帽层，其中，所述氮化镓帽层的厚度大于或等于3nm且小于或等于5.8nm。

优选地，所述氮化镓帽层的厚度为4nm至5nm。

优选地，还包括：

位于所述氮化镓帽层上的源极和漏极，以及位于所述源极和漏极之间的栅极，其中，所述源极、漏极与所述半导体层欧姆接触，所述源极和栅极之间、漏极和栅极之间设置有第一绝缘介质层，所述栅极与所述氮化镓帽层之间设置有第二绝缘介质层，所述第二绝缘介质层覆盖于第一绝缘介质层之上。

优选地，所述氮化镓帽层上开设有与所述栅极相匹配的开口，所述第二绝缘介质层通过所述开口延伸至所述势垒层与所述势垒层接触，所述栅极的一部分延伸至所述开口的位置与所述第二绝缘介质层接触，所述第二绝缘介质层将所述栅极与所述势垒层绝缘隔离。

优选地，所述第一绝缘介质层以及所述第二绝缘介质层为氮化硅、氧化硅、氧化铝或氧化铪中的一种或多种的组合。

优选地，所述半导体层包括缓冲层、沟道层和势垒层，所述缓冲层位于所述衬底上，所述沟道层位于所述缓冲层上与所述缓冲层远离所述衬底的表面接触，所述势垒层位于所述沟道层上与所述沟道层远离所述衬底的表面接触，所述沟道层和势垒层的界面处形成二维电子气层。

优选地，所述势垒层为镓类化合物半导体材料或III族氮化物半导体材料。

优选地，所述衬底和所述缓冲层的厚度为3μm至10μm。

优选地，所述缓冲层包含多层氮化铝和/或多层铝镓氮。

本发明还提供了一种半导体器件的制造方法，包括：

提供一衬底；

在所述衬底上形成沟道层；

在所述沟道层上远离所述衬底的表面形成势垒层，所述沟道层和势垒层组成半导体层；

在所述半导体层的势垒层上形成厚度大于或等于3nm且小于或等于5.8nm的氮化镓帽层。

与现有技术相比，本发明实施例提供的半导体器件采用3nm～5.8nm的氮化镓帽层结构，可有效降低势垒层的表面缺陷，避免势垒层与空气中的氧反应而引入缺陷。另一方面，氮化镓帽层和铝镓氮之间的负的极化电荷，导致铝镓氮中电场的增强，缺陷中捕获的电子在高场下被释放的概率大，动态电阻降低。

为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为本发明实施例提供的一种半导体器件的层级结构示意图。

图2为本发明实施例提供的半导体器件关断时的漏电流随漏源电压变化的曲线。

图3为本发明实施例提供的半导体器件中氮化镓帽层的厚度对电阻增加值影响的参数表。

图4(a)为本发明实施例提供的不同氮化镓帽层厚度的能带图。

图4(b)为本发明实施例提供的不同氮化镓帽层厚度的电子浓度。

图4(c)为本发明实施例提供的不同氮化镓帽层厚度的空穴浓度。

图4(d)为本发明实施例提供的不同氮化镓帽层厚度方块电阻相对于氮化镓帽层厚度为2.4nm时方块电阻的增加的百分比。

图5为本发明实施例提供的另一种半导体器件的层级结构示意图。

图标：100-半导体器件；101-衬底；102-半导体层；1021-缓冲层；1022-沟道层；1023-势垒层；10211-二维电子气层；103-氮化镓帽层；104-源极；105-漏极；106-栅极；107-第一绝缘介质层；108-第二绝缘介质层。

具体实施方式

下面将结合本发明实施例中附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本发明的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

实施例一

图1示出了本发明实施例提供的半导体器件100。该半导体器件100包括衬底101、半导体层102、氮化镓帽层103。本发明实施例提供的半导体器件100可以是，但不限于，氮化镓器件。

在本实施例中，衬底101可以由蓝宝石(sapphire)、碳化硅(SiC)、氮化硅(GaN)、硅(Si)或者本领域的技术人员公知的任何其他适合生长III族氮化物材料的材料所制成，本发明对此没有任何限制。衬底101的沉积方法包括化学气相沉积(Chemical Vapor Deposition，CVD)、气相外延(Vapour Phase Epitaxy，VPE)、金属有机化合物化学气相沉淀(Metal-organic Chemical Vapor Deposition，MOCVD)、低压力化学气相沉积(Low Pressure Chemical Vapor Deposition，LPCVD)、等离子体增强化学气相沉积(Plasma Enhanced Chemical Vapor Deposition，PECVD)、脉冲激光沉积(Pulsed Laser Deposition，PLD)、原子层外延、分子束外延(Molecular Beam Epitaxy，MBE)、溅射、蒸发等。所应说明的是，本发明对衬底101所使用的材料和其生长方法并不限于上述描述的材料和方法。

半导体层102位于衬底101上，本实施例中，半导体层102的材料可以是III-V族化合物。优选地，半导体层102自下而上包括依次层叠的成核层(图中未示出)、缓冲层1021、沟道层1022和势垒层1023。沟道层1022和势垒层1023的界面处形成二维电子气10211(如图中虚线所示)。本优选方案中，沟道层1022和势垒层1023形成异质结结构，二维电子气10211在异质结界面处形成。

其中，缓冲层1021是为了降低衬底与氮化镓外延材料由于晶格失陪和热失陪导致的高位错密度和微裂纹。缓冲层1021可以采用超晶格缓冲层和多缓冲层技术进行生长。若采用超晶格缓冲层生长技术生长缓冲层1021，可首先生长多层薄的氮化铝和铝镓氮交替叠层，然后再生长厚的氮化镓缓冲层。若采用多缓冲层技术生长缓冲层1021，可首先生长铝氮缓冲层和铝氮缓冲层上的多层铝镓氮缓冲层，各铝镓氮缓冲层具有不同的铝组分，且靠近铝氮一侧的铝镓氮层的铝组分高，然后再生长氮化镓缓冲层。在一实例中，若制作600V至1200V器件，缓冲层1021的厚度可以是3μm至10μm。优选的，600V器件缓冲层1021厚度为3.8μm至4.8μm。图2为缓冲层厚度为4.5μm时，器件关断时漏极电压随漏极电流的变化曲线，横坐标为漏源电压，纵坐标为漏源电流。在施加600V的电压时，器件漏电流小于1μA。另一实例中，若制作900V至1200V器件，优选的缓冲层厚度小于10μm。

其中，势垒层1023的材料可以是能够与沟道层1022形成异质结结构的任何半导体材料，包括镓类化合物半导体材料或III族氮化物半导体材料，例如In_xAl_yGa_zN，其中，0≤x≤1，0≤y≤1，0≤z≤1。

氮化镓帽层103位于半导体层102上。本实施例中，氮化镓帽层103的厚度d大于或等于3nm且小于或等于5.8nm。在试验过程中，发明人采用不同厚度的材料形成的氮化镓帽层103进行实验。实验结果显示，经过300V应力后电阻增加值ΔRon随氮化镓帽层103厚度的增加而减小。采用厚的氮化镓帽层103能更有效的降低势垒层1023的表面缺陷，避免AlGaN与空气中的氧反应引入缺陷。如图3所示，不同厚度的氮化镓帽层103电阻增加值随氮化镓帽层103厚度的增加而减小。另一方面，氮化镓帽层103和铝镓氮之间的负的极化电荷，导致铝镓氮中电场的增强，沟道中二维电子气浓度的减小，导致导通电阻增加。缺陷中捕获的电子在高场下被释放的概率大，因此动态电阻降低。例如图4(a)所示，在仿真图1中的结构时，氮化镓帽层103的厚度为20nm，10nm，5nm和1nm时对应的能带图如图4(a)所示。沿X方向，零的位置对应氮化镓帽层103与势垒层1023的界面。从图4(a)所示的能带图可知，随着氮化镓帽层103厚度的增加，势垒层1023中的电场也逐渐增强。在图4(a)中，Ec为导带，Ev为价带，Ef为费米能级。横坐标Depth为沿X方向的深度，单位为纵坐标Energy表示能量，单位为eV。势垒层1023与沟道层1022界面附近电子浓度如图4(b)所示，随着氮化镓帽层103厚度的增加，沟道中二维电子气浓度减小；沿X方向各处空穴浓度如图4(c)所示，当氮化镓帽层103厚度为20nm时，氮化镓帽层103与势垒层1023界面处的空穴浓度已到达7×10¹⁴cm^-3。从图3来看，当Cap厚度(即氮化镓冒层103的厚度)小于3nm时，动态电阻的增加值和变化范围明显大于Cap厚度在3nm～5.8nm之间的器件。Cap厚度为3nm与Cap厚度为2.4nm相比，ΔRon减小约30％。Cap厚度为5.8nm与Cap厚度为2.4nm相比，ΔRon减小约88％。且cap厚度继续增加(大于5.8nm)动态电阻降低不明显。从图4(a)到图4(d)可知二维电子气浓度随帽层厚度增加而增加，导致器件方块电阻增大。例如，Cap厚度为5.8nm与cap厚度为2.4nm相比方块电阻增加8％；Cap厚度为20nm与cap厚度为2.4nm相比方块电阻增加达37％。综上所述，为了获得较小的动态电阻而增加帽层的厚度，而增加帽层厚度会导致方块电阻增加，因此根据一系列的实验结果和数据可知，为优化动态电阻和导通电阻，在本申请中折中选择，氮化镓帽层103厚度设计为3nm至5.8nm可以达到较佳的效果。此外，从图3、图4(a)、图4(b)、图4(c)可以看出Cap厚度在4nm到5nm时上述效果更明显。因此，优选的氮化镓帽层103厚度为4nm至5nm。

此外，所述半导体器件100还包括位于氮化镓帽层103上的源极104和漏极105，以及位于源极104和漏极105之间的半导体层102上的栅极106。源极104和漏极105分别位于氮化镓帽层103上的相对两侧。本实施例中，源极104和半导体层102形成欧姆接触，漏极105和半导体层102形成欧姆接触。其中，源极104和漏极105的材料可以是一种金属材料，也可以是多种金属的复合材料。栅极106可以是单层金属，也可以是多层金属的层叠。栅极106的形状可以是矩形或T型等。

优选地，所述半导体器件100还包括第一绝缘介质层107和第二绝缘介质层108。第一绝缘介质层107包括位于源极104和栅极106之间的一部分以及位于漏极105和栅极106之间的另一部分。所述第二绝缘介质层108覆盖于第一绝缘介质层107上，将源极104和栅极106以及漏极105和栅极106绝缘隔离。栅极106、第一绝缘介质层107和帽层形成MIS(Metal-Insulator-Semiconductor，金属-绝缘层-半导体)结构。

本实施例中，第一绝缘介质层107和第二绝缘介质层108的材料可以是氮化硅、氧化硅、氧化铝或氧化铪其中的一种或几种的组合。

实施例二

图5是本发明实施例二提供的半导体器件100的层级结构示意图。如图5所示，本实施例与实施例一的不同之处在于，实施例二中MIS结构是由栅极106、第二绝缘介质层108和势垒层1023形成。通过去掉栅极106下方的一部分氮化镓帽层103，降低源极104和漏极105之间的漏电。此外，在半导体器件100关断状态时，栅极106边缘的尖峰电场位于势垒层1023中，而不在氮化镓帽层103表面，减少了由氮化镓帽层103与钝化层界面对电子的捕获概率。可以进一步降低电流崩塌，同时减小了钝化层对电流崩塌的影响。另一方面，刻蚀去除栅极106下方的一部分氮化镓帽层103与不刻蚀相比，栅下区域导带底(Ec)电子能级更高，避免了栅下区域捕获和积累电子，避免器件工作过程中阈值电压的漂移，器件稳定性更好。因此，使该半导体器件100同时具有低漏电，低电流崩塌和高可靠性。

具体而言，参图5所示，所述氮化镓帽层103上开设有与所述栅极106相匹配的开口，所述第二绝缘介质层108通过所述开口延伸至所述势垒层1023与所述势垒层1023接触，所述栅极106的一部分延伸至所述开口的位置与所述第二绝缘介质层108接触，使所述栅极106与所述势垒层1023之间通过所述第二绝缘介质层108绝缘隔离，进而使得栅极106、第二绝缘介质层108以及势垒层1023形成MIS结构。

本发明实施例还提供了一种半导体器件的制造方法，包括：

步骤S101，提供一衬底。

步骤S102，在所述衬底上形成沟道层。

步骤S103，在所述沟道层上远离所述衬底的表面形成势垒层，所述沟道层和势垒层组成半导体层。

步骤S104，在所述半导体层的势垒层上形成厚度大于或等于3nm且小于或等于5.8nm的氮化镓帽层。

通过上述制造方法可以制造出氮化镓帽层成厚度大于或等于3nm且小于或等于5.8nm的半导体器件。进一步的，还可以在所述氮化镓帽层上形成源极和漏极，并在所述源极和漏极之间形成栅极，其中，所述源极、漏极与所述半导体层欧姆接触。

本发明实施例的半导体器件的制造方法，包括制作半导体器件的栅极、源极、漏极等部分的步骤，相关步骤可参现有技术中的制作方法，此处不再赘述。

综上所述，本发明实施例提供的半导体器件100采用3nm～5.8nm的氮化镓帽层103结构，可有效降低势垒层1023的表面缺陷，进而避免势垒层1023与空气中的氧反应而引入缺陷。另一方面，氮化镓帽层103和铝镓氮之间的负的极化电荷，导致铝镓氮中电场的增强，缺陷中捕获的电子在高场下被释放的概率大，可降低动态电阻。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。