一种超势垒整流器件及其制造方法与流程

本发明涉及功率半导体器件，特别涉及一种超势垒整流器件及其制造方法。

技术背景

现有的功率半导体整流器件按势垒类型分为两种，一种是肖特基势垒整流器件，另一种为集成MOS沟道超势垒整流器件。其中，肖特基势垒整流器件以贵金属(如金、银、铂、钛、镍、钼等)与半导体接触，以形成异质结势垒而制成的半导体器件，为了满足不同器件正向导通压降的需求，通常会选择不同种类的金属，会相应增加制造工艺的复杂性，其反向漏电流较大导致反向耗散功率较高，并且需使用贵金属材料与半导体相接触，制造成本高，同时由于重金属存在污染，其制造工艺与CMOS标准工艺难以兼容。

超势垒整流器件具有正向导通压降低、开关速度快、关断漏电少以及反向恢复时间短等优点而被广泛用于车载电子，电脑适配器等领域。在正向偏压状态时，MOS结构的栅极与源极短接为等电位，栅极与漏极之间的电势差等同于源极与漏极之间的电势差，集成MOS管在较低正向偏压下开启，形成电流通路；反向偏压状态时，势垒MOS处于截止状态，而集成MOS的PN结快速耗尽承担反偏电压，器件的反向漏电流由PN结决定。现有技术(以N沟道为例)为了降低正向导通压降，即降低MOS管正向导通压降，通常制作的P阱深度较浅，这就限制了器件的反向抗击穿能力。

技术实现要素：

本发明的目的是提供一种超势垒整流器件，增强反向抗击穿能力。

本发明的另一目的是上述超势垒整流器件的制造方法。

为实现上述目的，本发明采用如下技术方案：

一种超势垒整流器件，包括：第一导电类型衬底；所述第一导电类型衬底表面的第一导电类型外延层；所述第一导电类型外延层上表层中的第二导电类型一阱区；所述第二导电类型一阱区上表层中的第一导电类型阱区；所述第一导电类型外延层上的栅氧化层；所述栅氧化层上的多晶硅电极；覆盖所述多晶硅电极以及第二导电类型一阱区和第一导电类型阱区的金属电极，所述第一导电类型外延层中形成第二导电类型二阱区，所述第二导电类型二阱区位于第二导电类型一阱区下方，并且所述第二导电类型二阱区与第二导电类型一阱区相接触，第二导电类型一阱区中形成通孔，所述通孔中填充导电材料，所述导电材料电性连接第二导电类型二阱区和金属电极。

优选地，第二导电类型二阱区延伸至第一导电类型衬底处。

优选地，所述导电材料为导电多晶硅。

优选地，所述第一导电类型为N型，所述第二导电类型为P型。

优选地，所述第一导电类型衬底为单晶硅衬底。

一种超势垒整流器件的制造方法，包括以下步骤：

(1)提供第一导电类型衬底衬底，于其表面形成第一导电类型的第二外延层；

(2)在所述第二外延层上表层掺杂形成第二导电类型二阱区；

(3)在所述第二外延层以及第二导电类型二阱区上形成第一导电类型的第一外延层，所述第一外延层与第二外延层组成第一导电类型外延层：

(4)形成栅氧化层，并且在栅氧化层上形成多晶硅电极；

(5)在所述第一外延层上形成第二导电类型一阱区，并且在所述第二导电类型一阱区内掺杂形成第一导电类型阱区；

(6)在所述第二导电类型一阱区内形成通孔，通孔内填充导电材料；

(7)形成金属电极，覆盖多晶硅电极第二导电类型一阱区，第一导电类型阱区以及所述通孔内的导电材料。

优选地，所述第二导电类型二阱区、第二导电类型一阱区以及第一导电类型阱区掺杂方式为离子注入。

优选地，所述第一外延层掺杂浓度大于第二外延层掺杂浓度。

优选地，栅氧化层通过热氧化方法形成。

优选地，第二导电类型一阱区内的通孔延伸至第二导电类型二阱区内，但不贯穿第二导电类型二阱区。

相对于现有技术，本发明具有以下有益效果：

本发明所述第一导电类型外延层中形成第二导电类型二阱区和第二导电类型一阱区。所述第二导电类型一阱区深度浅，正向电压下，第二导电类型一阱区容易形成反型层，进而构成导电通道，使器件正向导通，保证器件低正向导通压降性能，第二导电类型二阱区在第二导电类型一阱区下侧，对导电沟道的形成不产生显著影响；所述第二导电类型二阱区位于第二导电类型一阱区下方，并且所述第二导电类型二阱区与第二导电类型一阱区相接触，反向电压下，第二导电类型二阱区与第二导电类型一阱区与第一导电类型外延层形成的PN结同时反偏，耗尽夹断第一导电类型外延层，使器件进入截止状态，所述第二导电类型二阱区增加了PN耗尽层厚度，增强了器件的反向抗击电压能力；导电材料电性连接第二导电类型二阱区和金属电极，增加进入第二导电类型一阱区内以及第二导电类型二阱区的电荷密度，反向电压下，使得PN结耗尽夹断第一导电类型外延层的速度更快，增加开关速度。

附图说明

图1为本发明实施例结构示意图；

图2-图8为本发明实施例制造过程示意图。

具体实施方式

下面结合附图以及实施例对本发明进行介绍，实施例仅用于对本发明进行解释，并不对本发明有任何限定作用。

如图1所示，本发明实施例一种超势垒整流器件，包括：第一导电类型衬底10；所述第一导电类型衬底10表面的第一导电类型外延层20；所述第一导电类型外延层20上表层中的第二导电类型一阱区30；所述第二导电类型一阱区30上表层中的第一导电类型阱区40；所述第一导电类型外延层20上的栅氧化层50；所述栅氧化层50上的多晶硅电极60；覆盖所述多晶硅电极60以及第二导电类型一阱区30和第一导电类型阱区40的金属电极70，所述第一导电类型外延层20中形成第二导电类型二阱区80，所述第二导电类型二阱区80位于第二导电类型一阱区30下方，并且所述第二导电类型二阱区80与第二导电类型一阱区30相接触，第二导电类型一阱区30中形成通孔90，所述通孔90中填充导电材料，所述导电材料电性连接第二导电类型二阱区80和金属电极70。

本发明实施例可以是第一导电类型为N型，第二导电类型为P型，也可以是第一导电类型为P型，第二导电类型为N型，本实施例以第一导电类型为N型为例进行介绍，那么第二导电类型为P型，所述第一导电类型衬底10为重掺杂N+衬底，第一导电类型外延层20为轻掺杂N-外延层，第一导电类型衬底10和第一导电类型外延层20材料可为硅材料，第二导电类型一阱区30与第二导电类型二阱区80通过掺杂硼等P型杂质实现，第一导电类型阱区40通过掺杂磷或砷等N型杂质实现。

本发明实施例所述第二导电类型一阱区30深度较浅，正向电压下，第二导电类型一阱区30容易形成反型层，进而构成导电通道，使器件正向导通，保证器件低正向导通压降性能，第二导电类型二阱区80在第二导电类型一阱区30下侧，对导电沟道的形成不产生显著影响；

同时，本发明实施例所述第二导电类型二阱区80位于第二导电类型一阱区30下方，并且所述第二导电类型二阱区80与第二导电类型一阱区30相接触，反向电压下，第二导电类型二阱区80与第二导电类型一阱区30与第一导电类型外延层20形成的PN结同时反偏，耗尽夹断第一导电类型外延层20，使器件进入截止状态，所述第二导电类型二阱区80增加了PN耗尽层厚度，增强了器件的反向抗击电压能力。本发明实施例第二导电类型二阱区80深度可以根据实际需求进行设定，也可以延伸至第一导电类型衬底10处，增加第二导电类型二阱区80深度，进一步增强反向抗电压能力。

此外，本发明实施例还用导电材料电性连接第二导电类型二阱区80和金属电极70，增加进入第二导电类型一阱区30内以及第二导电类型二阱区80的电荷密度，使得反向电压下，使得PN结耗尽夹断第一导电类型外延层20的速度更快，增加开关速度，所述导电材料可选用导电多晶硅，多晶硅具有良好的缝隙填充能力，使器件性能更可靠。

本发明实施例超势垒整流器件的制造方法可以有多种，下面介绍其中一种方法，但是制造方法并不限于该种方法。

本发明实施例超势垒整流器件的制造方法，包括以下步骤：

(1)如图2所示，提供第一导电类型衬底衬底10，于其表面形成第一导电类型的第二外延层22；

提供第一导电类型衬底衬底10，如重掺杂N+单晶硅衬底，在其上外延生长具有较低掺杂浓度的第一导电类型的第二外延层22，如N型第二外延层22。

(2)如图3所示，在所述第二外延层22上表层掺杂形成第二导电类型二阱区80；

在所述第二外延层22上表层通过离子注入掺杂，形成第二导电类型二阱区80。

(3)如图4所示，在所述第二外延层22以及第二导电类型二阱区80上形成第一导电类型的第一外延层21，所述第一外延层21与第二外延层22组成第一导电类型外延层20：

在所述第二外延层22以及第二导电类型二阱区80上外延生长，形成具有较低掺杂浓度的第一导电类型的第一外延层21，所述第一外延层21掺杂浓度可以适当大于第二外延层22掺杂浓度，所述第二外延层22掺杂浓度低易实现反向耗尽夹断，进而增加反向抗击穿能力，此时第一外延层21掺杂浓度可以适当增大，以增加正向导通电流。

(4)如图5所示，形成栅氧化层50，并且在栅氧化层50上形成多晶硅电极60；

通过热氧化第一导电类型外延层21所在的器件的上表面，在氧化层上沉积多晶硅层，刻蚀形成栅氧化层50以及多晶硅电极60。

(5)如图6所示，在所述第一外延层21上形成第二导电类型一阱区30，并且在所述第二导电类型一阱区30内掺杂形成第一导电类型阱区40；

在所述第一外延层21上离子注入掺杂形成第二导电类型一阱区30，在所述第二导电类型一阱区30内离子注入掺杂形成第一导电类型阱区40；

(6)如图7所示，在所述第二导电类型一阱区30内形成通孔90，通孔90内填充导电材料；

通过干法或湿法刻蚀在在所述第二导电类型一阱区30内形成通孔90，通孔90内沉积填充导电材料，如导电多晶硅等。

所述通孔90还可延伸至第二导电类型二阱区80内，但不贯穿第二导电类型二阱区80，使第二导电类型二阱区80电场更强，反向电压下，其形成的PN结耗尽速度更快。

(7)如图8所示，沉积形成金属电极70，覆盖多晶硅电极60第二导电类型一阱区30、第一导电类型阱区40以及所述通孔90内的导电材料。