专利名称：一种超势垒半导体整流器件的制作方法
技术领域：
本实用新型涉及一种功率半导体整流器件，尤其是一种超势垒半导体整流器件。
背景技术：
功率半导体整流器件包含有肖特基势垒整流器，肖特基势垒整流器是以贵金属 (如金、银、钼、钛、镍、钼等)与半导体接触，以形成异质结势垒而制成的半导体器件。鉴于 肖特基势垒整流器的结构特征，其存在有以下不足之处1)、金属与半导体的接触势垒直接影响了肖特基势垒整流器的正向导通压降，为 了满足不同器件正向导通压降的需求，通常会选择不同种类的金属，会相应增加制造工艺 的复杂性；2)、肖特基势垒整流器的反向漏电流通常会随温度的升高而增加，漏电流的增加 又会使得整流器温度升高；因此，降低了肖特基势垒整流器在应用中的稳定性及可靠性；3)、使用贵金属材料与半导体相接触，制造成本高；且由于重金属存在污染，其制 造工艺与CMOS标准工艺难以兼容。目前中国专利ZLOl 143693. X与中国专利ZLO1800833. X分别公开了一种《制造功 率整流器件以改变工作参数的改进方法及所得器件》与《制备功率整流器装置以改变操作 参数的方法及其制得的装置》。所述两种半导体整流器件并不使用肖特基势垒，所述两种半 导体整流器的结构如专利ZL01143693. X中附图4和专利ZL01800833. X中附图2J所示，其 发明的基本思想是垂直半导体整流器件，其有效的整流单元包括并联的PN结结构和MOS 结构；以第一导电类型为N型时为例，器件的MOS结构等效为N型沟道的势垒MOS管；器件 在正向偏压状态时，此N型沟道势垒MOS管的漏极与栅极短接成等电位，MOS管的栅极与源 极之间的电压等于MOS管的漏极与源极之间的电压，此时由于MOS管的衬偏效应，势垒MOS 管在较低正向偏压时开启，器件工作在导通状态下。器件在反向偏压状态时，此N型沟道势 垒MOS管的源极与栅极短接成零电位，此时，势垒MOS管处于截止状态，而PN结区的PN结 快速耗尽，承受反偏电压，器件的反向漏电流大小由PN结决定。然而，由于所述两种整流器件重要组成部分势垒MOS管区采用了平面型MOS结构， 其必然存在以下问题1、平面型MOS管区栅氧下方的两个沟道之间，存在一个寄生JFET(结型场效应晶 体管)电阻，这限制了器件正向压降Vf进一步减小的空间。2、所述势垒MOS管占据整流器件的一半以上的芯片面积；芯片的集成度是整流器 件芯片成本的重要组成部分。而平面型MOS结构大大制约了器件在单位面积内的元胞集成 度，采用平面型MOS结构是整流器件芯片制造成本进一步降低的瓶颈。3、所述专利ZL01800833.X中，器件横向沟道的形成是以各向同性腐蚀形成倾斜 的离子注入掩膜，通过它注入离子形成沟道区的横向缓变PN结，如专利ZL01143693. X中图 14A与图14B所示；中国专利ZL01800833.X中，器件横向沟道是以各向同性刻蚀后的掩膜 作为阻挡层，其后注入离子形成的，如专利ZL01800833.X中图21 ；所述两种器件沟道的长度(0. 25um到0. Ium)取决于腐蚀后掩膜层的尺寸与形貌。而在实际工艺中，光刻套准的精 度与腐蚀的条件对刻蚀后掩膜层的尺寸、形貌有重要的影响；掩膜层的尺寸与形貌不同，会 导致沟道长度的工艺窗口较小，从而使正向压降Vf的工艺窗口较小。发明内容本实用新型的目的是克服现有技术中存在的不足，提供一种超势垒半导体整流器 件，其降低了整流器件的正向压降，提高了整流器件在单位面积内的元胞集成度，降低了整 流器件的制造成本及增大了器件制造的工艺窗口。按照本实用新型提供的技术方案，所述超势垒半导体整流器件，在所述整流器的 截面上，包括具有两个相对主面的半导体基板，所述半导体基板内设置由MOS管区与相邻 所述MOS管区的PN结区构成的整流单元；其创新在于在所述整流器的截面上，所述整流单元的MOS管采用沟槽结构；一个或多个沟槽 从第一主面延伸进入第二导电类型层，深度伸入第二导电类型层下方的第一导电类型漂移 区；所述沟槽的外侧设有接触孔；所述沟槽与接触孔的外壁侧上方均设有第一导电类型注 入层；所述接触孔的底部位于第一导电类型注入层的下方；在所述整流器的截面上，所述半导体基板包括位于半导体基板下部的第一导电类 型衬底及位于半导体基板上部的第一导电类型漂移区，所述第一导电类型衬底邻接第一导 电类型漂移区；所述第一导电类型漂移区上部设置第二导电类型层及第一导电类型注入 层，所述第一导电类型注入层位于第二导电类型层的正上方；所述第一导电类型衬底的表 面为半导体基板的第二主面，所述第一导电类型漂移区的表面为半导体基板的第一主面； 所述第一导电类型漂移区的掺杂浓度低于第一导电类型衬底的掺杂浓度；所述沟槽内壁上覆盖有绝缘氧化层，在所述覆盖有绝缘氧化层的沟槽内淀积第一 电极；所述接触孔的底部设有第二导电类型包围层，所述第二导电类型包围层包覆接触孔 的底部，第二导电类型包围层与第二导电类型层相接触；所述第一主面的上方淀积有第一 金属；所述第一金属填充接触孔，并与第一电极欧姆接触；所述第一金属层、绝缘氧化层、 第一电极、第一导电类型注入层及第二导电类型层间形成沟槽MOS管结构；所述第一导电 类型注入层与第二导电类型层间形成邻近所述沟槽MOS管的PN结区；所述沟槽MOS结构与 邻近所述沟槽MOS管的PN结区构成整流单元；所述第一金属与第一导电类型注入层、第二 导电类型层及第二导电类型包围层电性连接；所述半导体基板的第二主面上覆盖有第二金 属层，所述第二金属层与第一导电类型衬底相欧姆接触。所述第一电极包括导电多晶硅。所述沟槽内壁通过热生长或淀积形成绝缘氧化 层。所述第一金属层上设有阳极端。所述第二金属层上设有阴极端。所述“第一导电类型”和“第二导电类型”两者中，对于N型半导体整流器，第一导 电类型指N型，第二导电类型为P型；对于P型半导体整流器，第一导电类型与第二导电类 型所指的类型与N型半导体整流器正好相反。本实用新型的优点1、整流单元的MOS管结构采用沟槽式的MOS管结构，所述MOS管与第一导电类型 注入层、第二导电类型层间形成的PN结及第二导电类型层、第二导电类型包围层与第一导 电类型漂移区间形成的PN结相并联，避免了整流器中平面型MOS管区产生的JEFT效应，大大改善了整流器的正向压降Vf特性。2、通过对应调节第二导电类型层注入条件、沟槽深度及接触孔深度，可以方便地 获得不同的正向压降Vf特性，即正向压降Vf特性控制更简单易行。3、所述第一导电类型注入层与第二导电类型层间形成的沟道是离子普注后退火 形成，所述沟道长度主要取决于离子注入的条件与后续退火的条件，可以精确控制沟道长度。4、通过沟槽式MOS管与PN结并联的结构，增加了电流密度，为提高器件单元密度、 降低成本提供了空间。
图Ia为本实用新型的结构示意图。图Ib为本实用新型超势垒半导体整流器件的等效电路图。图2 图9为本实用新型具体工艺实施剖面图，其中图2为半导体基板的剖视图。图3为在第一导电类型漂移区内形成沟槽后的剖视图。图4为在沟槽内壁形成绝缘氧化层后的剖视图。图5为在沟槽内形成第一电极后的剖视图。图6为在第一导电类型漂移区上部形成第一导电类型注入层后的剖视图。图7为在第一导电类型漂移区内形成接触孔后的剖视图。图8为在接触孔的底部形成第二导电类型包围层后的剖视图。图9为在第二主面上形成第二金属层后的剖视图。
具体实施方式
如图la、图lb、图2 图9所示以N型半导体整流器为例，本实用新型包括N+衬 底1、N型漂移区2、沟槽3、绝缘氧化层4、第一电极5、N+注入层6、掩膜层7、接触孔8、P+ 包围层9、P阱层10、第一金属层11、第二金属层12、PN结13、M0S结构14、整流单元15、硬 掩膜层16、阳极端17及阴极端18。图9和图Ia为所述超势垒半导体整流器件的剖视图。如图9和图Ia所示在所 述超势垒半导体整流器件的截面上，所述半导体整流器包括半导体基板，所述半导体基板 包括N+衬底1和N型漂移区2，所述N型漂移区2邻接N+衬底1，N型漂移区2的掺杂浓 度大于N+衬底1的掺杂浓度。所述半导体基板具有两个相对主面，半导体基板对应于N型 漂移区2的表面为第一主面；半导体基板对应于N+衬底1的表面为第二主面，所述第二主 面与第一主面的位置相对应。所述N型漂移区2的上部设有P阱层10 ；所述N型漂移区2 内MOS结构采用沟槽结构，所述N型漂移区2内至少包括一个沟槽13。所述沟槽3位于P 阱层10内，深度伸入P阱层10下方的N型漂移区2内。所述沟槽3内壁上生长有绝缘氧 化层4，在所述生长有绝缘氧化层4的沟槽3内淀积第一电极5，所述第一电极5包括导电 多晶硅。所述沟槽3外壁的侧上方设有N+注入层6，所述N+注入层6位于P阱层10的上 方，并与P阱层10相接触。当沟槽3为一个时，所述沟槽3的外侧设置接触孔8。在所述超 势垒半导体整流器的截面上，当沟槽3为多个时，所述相邻沟槽3间设有接触孔8，所述接触孔8的底部位于N+注入层6下方；接触孔8的底部设有P+包围层9，所述P+包围层9与P 阱层10相接触；所述接触孔8两侧的P阱层10通过P+包围层9相连接。所述半导体基板的第一主面上淀积第一金属层11，所述第一金属层11填充接触 孔8，并与沟槽3内的第一电极5欧姆接触。所述第一金属层11覆盖在半导体基板的第一 主面上，第一金属层11与N+注入层6、P阱层10及P+包围层9电性连接，从而使第一电极 5、N+注入层6、P阱层10及P+包围层9具有相同电位。所述第一金属层11上设有阳极端 17，用于与需要整流的电源进行连接。所述N+衬底1上覆盖有第二金属层12，所述第二金 属层12与N+衬底1欧姆接触，所述第二金属层12上设置阴极端18。通过所述阴极端18、 阳极端17与需要整流的电源进行连接，构成整流器的两个连接端。如图Ia和图9所示所述N+注入层6与N+注入层6下方的P阱层10形成一个 PN结13 ；P阱层10与P+包围层9连接成一体，P阱层10、P+包围层9与N型漂移区2也 形成一个PN结13结构。在所述超势垒半导体整流器的截面上，第一金属层11与第一电极 5、N+注入层6及P阱层10均相接触，从而形成沟槽型的MOS管结构；所述沟槽3两侧的N+ 注入层6与P阱层10间形成PN结构；因此能够得到图Ib中MOS结构14与PN结构13相 并联的等效结构，所述沟槽型MOS管结构与邻近所述沟槽MOS管PN结区形成整流单元。上述超势垒半导体整流器件的结构采用下述工艺步骤实现a、提供具有两个相对主面的第一导电类型半导体基板，所述两个相对主面包括第 一主面与第二主面；所述半导体基板对应于N+衬底1的底面为第二主面，半导体基板对应 于N型漂移区2的上表面为第一主面，如图2所示；b、在上述第一主面上，淀积硬掩膜层16 ；所述硬掩膜16层可以采用LPTEOS (等离 子体增强型原硅酸四乙酯)、热氧化二氧化硅加化学气相沉积二氧化硅或热二氧化硅加氮 化硅，其后通过光刻和各向异性刻蚀形成硬掩膜；C、选择性地掩蔽和刻蚀硬掩膜层16，形成沟槽刻蚀的硬掩膜，并在第一主面上刻 蚀形成沟槽3，所述沟槽3对应于槽口外的其余部分覆盖有硬掩膜层16，所述沟槽刻蚀采用 等离子各项异性刻蚀，形成近乎垂直的沟槽侧壁(沟槽侧壁与半导体基板的角度不小于88 度)，沟槽3深度需要考虑器件特性参数的需要，所述沟槽3深度通常为0. 4 μ m 2 μ m，并 且经过沟槽刻蚀后，沟槽间台面部上面的硬掩膜层还保留一定厚度，具体厚度需要考虑后 续注入工艺条件，如图3所示；d、去除所述半导体基板第一主面上的硬掩膜层16 ；e、在上述沟槽3内壁表面生长有绝缘氧化层4 ；所述绝缘氧化层4可以采用高温 炉管生长、化学气相沉积或高温炉管生长与化学气相沉积相结合的方法生长在沟槽3的内 壁上，如图4所示；f、在所述生长有绝缘氧化层4的沟槽4内淀积导电多晶硅，所述导电多晶硅为炉 管生长或化学气相沉积重掺杂多晶硅，通过刻蚀去除半导体基板对应于第一主面的导电多 晶硅，得到位于沟槽4内的导电多晶硅，从而形成第一电极5，如图5所示；在一些实施例中，可通过刻蚀去除半导体基板对应于第一主面的部分导电多晶 硅，得到位于沟槽3内的第一电极5与第一主面上的第一电极5 ；在一些实施例中，还可通过刻蚀去除半导体基板对应于第一主面的导电多晶硅， 得到位于沟槽3内的第一电极5 ；其后再在半导体基板的第一主面上淀积一层导电多晶硅，得到第一主面上的第一电极5;在一些实施例中，还可通过刻蚀去除半导体基板对应于第一主面的导电多晶硅， 得到位于沟槽3内的第一电极5 ；在一些实施例中，还可在刻蚀导电多晶硅的工序时，除了去除沟槽3外的导电多 晶硅，也去除沟槽3内上部的导电多晶硅，其后并去除沟槽3内上部无第一电极5部分的沟 槽侧壁的绝缘氧化层4 ；g、在上述半导体基板的第一主面上注入N型杂质离子(如砷元素)，在所述N型漂 移区2的上部形成N型注入层6，所述N+注入层6位于沟槽3外壁的侧上方，如图6所示；在一些实施例中，在半导体基板的第一主面上注入N型杂质离子后，也可以通过 增加高温推结过程来形成N型注入层6 ；h、在所述半导体基板的第一主面上选择性布设掩膜层7，所述掩膜层7覆盖沟槽3 的槽口 ；通过曝光、显影在第一主面上形成接触孔8，所述接触孔8的底部位于N+注入层6 下方，如图7所示；所述掩膜层7包括光刻胶，通过选择性地在第一主面上涂布光刻胶，通过曝光、显 影步骤后在第一主面上形成接触孔8，即光刻胶作为接触孔8刻蚀掩膜层7 ；i、在上述半导体基板的第一主面上注入P型杂质离子，在接触孔8的底部形成P+ 包围层9，所述P+包围层9包覆接触孔8的底部；在一些实施例中，半导体基板的第一主面注入P型杂质离子后，也可以通过高温 推结过程在接触孔8的底部形成P+包围层9 ；j、去除所述半导体基板第一主面上的掩膜层7 ；k、在上述半导体基板的第一主面上注入P型杂质离子，并高温推结在半导体基板 内形成P阱层10，所述P阱层10位于N+注入层6的正下方，并与第P+包围层6相接触，所 述P阱层10位于沟槽3槽底的上方，即P阱层10的深度浅于沟槽3的深度，如图8所示；所述步骤k中注入的P型杂质离子与步骤i中P型杂质离子在能量等方面不同，但 均为P型杂质离子；在形成P阱层10的过程中，也会在P+包围层9内注入P型杂质离子； 所述N+注入层6正下方的P阱层10与接触孔8底部的P+包围层9相连接；1、在所述半导体基板的第一主面上淀积第一金属，所述第一金属填充接触孔8; 通过选择性和刻蚀第一金属，在所述半导体基板的第一主面上形成第一金属层11 ；所述第 一金属层11与沟槽3内第一电极5欧姆接触，并与N+注入层6、P阱层10及P+包围层电 性连接；所述第一导电类型注入层、第二导电类型层、第二导电类型包围层与第一电极等电 位；所述第一金属层8与第一电极10相接触，形成整流器的阳极电极，通过在第一金属层 11上设置阳极端17，便于第一金属层11与需要整流的电源端连接m、在所述半导体基板的第二主面上覆盖第二金属层12，所述第二金属层12与半 导体基板的N+衬底1欧姆接触，形成整流器的阴极电极，通过在第二金属层12上设置阴极 端18，便于第二金属层12与需要整流的电源端连接，如图9所述。如图Ib和图9所示本实用新型超势垒半导体整流器件的工作机理为一种沟槽 型超势垒半导体整流器件，所述半导体整流器可以等效为若干个相并联的PN结13结构和N 型MOS结构14构成的整流单元。所述第一电极5为MOS结构14的栅极端，N+注入层6为 MOS结构14的源极端；所述N+注入层6与第一电极5通过第一金属层11相连接，即N+注入层6与第一电极5间等电位。所述等效PN结13结构的沟道长度为N+注入层6与P阱 层10间的长度差值。所述半导体整流器上加正向偏置电压时，即阳极端17与阴极端18间 具有正的电势差时，此N型沟道沟槽型势垒MOS管的源极与栅极利用第一金属层11短接成 等电位，MOS管的漏极与栅极之间的电压等于MOS管的漏极与源极之间的电压；此时，由于 MOS管的衬偏效应，所述N型MOS管的开启电压低于单独MOS管的开启电压。所述MOS管的 开启电压受沟槽3内壁上绝缘氧化层4的厚度及PN结构13沟道的长度影响，当所述绝缘 氧化层厚度与沟道的相应参数相匹配时，此势垒MOS管的开启电压低于PN结区的结势垒电 压，则在半导体整流器上偏置电压低于PN结区的结势垒电压时，势垒MOS管也会开启；此时 整流器件处于正向导通状态，加快了所述半导体整流器件的开启速度。整流器件的势垒是 由势垒MOS管沟道区的少子产生，其正向压降较低。所述半导体整流器件加反向偏置电压时，即阳极端17与阴极端18间的具有负的 电势差时，N型漂移区2与接触孔8底部下面的P+包围层9构成反向偏置的PN结，由于P+ 包围层9浓度大于N型漂移区2的浓度，因此反偏耗尽层会绝大多数的向PN结周围的N型 漂移区内2延伸，所述延伸方向包括水平方向。当相邻两个接触孔8底部下面的PN结所产 生的耗尽层在水平方向相接触时，相连通的耗尽层即阻断了 N型漂移区2的上部与N型漂 移区2的下部，同时也阻断了整流器的阳极端17与阴极端18间的反向漏电流通路。且所 述半导体整流器等效的N型沟道势垒MOS管的源极与栅极短接成等电位，此时，N型沟道的 沟槽型势垒MOS管处于截止状态，而PN结的PN结快速耗尽，承受反偏电压，所述半导体整 流器的反向漏电流大小由PN结决定，能够大大减少反向漏电流的大小。本实用新型整流单元的MOS管结构采用沟槽式的MOS管结构，所述MOS管与N+注 入层6、P阱层10间形成的PN结相并联，避免了整流器中平面型MOS管区产生的JEFT效 应，大大改善了整流器的正向压降Vf特性。通过在接触孔8的底部设置P+包围层9，当整 流器两端加反向偏置电压时，接触孔8底部的P+包围层9与N型漂移区2形成PN结能够 阻挡反向漏电流的通路，大大减少反向漏电流。通过对应调节P阱层10的注入条件、沟槽3 及接触孔8的深度，可以方便地获得不同的正向压降Vf特性，即正向压降Vf特性控制更简 单易行。所述N+注入层6与P阱层10形成的沟道是离子普注后退火形成，所述沟道长度 主要取决于离子注入的条件与后续退火的条件，可以精确控制沟道长度。通过采用沟槽式 MOS管结构14与PN结构13并联的结构，增加了电流密度，为提高器件单元密度、降低成本 提供了空间。
权利要求1.一种超势垒半导体整流器件，在所述整流器的截面上，包括具有两个相对主面的半 导体基板，所述半导体基板内设置由MOS管区与相邻所述MOS管区的PN结区构成的整流单 元；其特征是在所述整流器的截面上，所述整流单元的MOS管采用沟槽结构；一个或多个沟槽从第 一主面延伸进入第二导电类型层，深度伸入第二导电类型层下方的第一导电类型漂移区； 所述沟槽的外侧设有接触孔；所述沟槽与接触孔的外壁侧上方均设有第一导电类型注入 层；所述接触孔的底部位于第一导电类型注入层的下方；在所述整流器的截面上，所述半导体基板包括位于半导体基板下部的第一导电类型衬 底及位于半导体基板上部的第一导电类型漂移区，所述第一导电类型衬底邻接第一导电类 型漂移区；所述第一导电类型漂移区上部设置第二导电类型层及第一导电类型注入层，所 述第一导电类型注入层位于第二导电类型层的正上方；所述第一导电类型衬底的表面为半 导体基板的第二主面，所述第一导电类型漂移区的表面为半导体基板的第一主面；所述第 一导电类型漂移区的掺杂浓度低于第一导电类型衬底的掺杂浓度；所述沟槽内壁上覆盖有绝缘氧化层，在所述覆盖有绝缘氧化层的沟槽内淀积第一电 极；所述接触孔的底部设有第二导电类型包围层，所述第二导电类型包围层包覆接触孔的 底部，第二导电类型包围层与第二导电类型层相接触；所述第一主面的上方淀积有第一金 属；所述第一金属填充接触孔，并与第一电极欧姆接触；所述第一金属层、绝缘氧化层、第 一电极、第一导电类型注入层及第二导电类型层间形成沟槽MOS管结构；所述第一导电类 型注入层与第二导电类型层间形成邻近所述沟槽MOS管的PN结区；所述沟槽MOS结构与邻 近所述沟槽MOS管的PN结区构成整流单元；所述第一金属与第一导电类型注入层、第二导 电类型层及第二导电类型包围层电性连接；所述半导体基板的第二主面上覆盖有第二金属 层，所述第二金属层与第一导电类型衬底相欧姆接触。
2.根据权利要求1所述的超势垒半导体整流器件，其特征是所述第一电极包括导电 多晶娃。
3.根据权利要求1所述的超势垒半导体整流器件，其特征是所述沟槽内壁通过热生 长或淀积形成绝缘氧化层。
4.根据权利要求1所述的超势垒半导体整流器件，其特征是所述第一金属层上设有 阳极端。
5.根据权利要求1所述的超势垒半导体整流器件，其特征是所述第二金属层上设有 阴极端。
专利摘要本实用新型涉及一种超势垒半导体整流器件。其包括第一导电类型衬底及第一导电类型漂移区；在第一导电类型漂移区内采用沟槽式MOS管结构；沟槽的外侧设有接触孔；沟槽与接触孔的外壁侧上方均设有第一导电类型注入层；所述沟槽内壁上覆盖有绝缘氧化层，在沟槽内淀积第一电极；接触孔的底部设有第二导电类型包围层；第一主面的上方淀积有第一金属；第一金属填充接触孔，并与第一电极欧姆接触；所述半导体基板的第二主面上覆盖有第二金属层，第二金属层与第一导电类型衬底相欧姆接触。本实用新型降低了整流器件的正向压降，提高了整流器件在单位面积内的元胞集成度，降低了整流器件的制造成本及增大了器件制造的工艺窗口。
文档编号H01L27/06GK201829501SQ201020143499
公开日2011年5月11日 申请日期2010年3月17日 优先权日2010年3月17日
发明者丁磊, 叶鹏, 朱袁正, 程月东 申请人:无锡新洁能功率半导体有限公司