本发明涉及半导体制造领域，尤其涉及一种存储器及其形成方法。
背景技术：
快闪存储器(flashmemory)又称为闪存，闪存的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因此成为非挥发性存储器的主流存储器。
根据结构的不同，闪存分为非门闪存(norflashmemory)和与非门闪存(nandflashmemory)。相比非门闪存，与非门闪存能提供高的单元密度，可以达到高存储密度。
然而，现有的与非门闪存的电学性能较差。
技术实现要素：
本发明解决的问题是提供一种存储器及其形成方法，以降低相邻第一栅极结构之间发生编程串扰的几率。
为解决上述问题，本发明提供一种存储器的形成方法，包括：提供基底；在所述基底上形成若干第一栅极结构，所述第一栅极结构包括浮栅极结构和位于浮栅极结构上的控制栅极结构，所述控制栅极结构包括体区和位于体区上方的顶区域，在平行于控制栅极结构排列方向上，顶区域控制栅极结构的尺寸小于体区控制栅极结构的尺寸，且顶区域控制栅极结构侧壁和体区控制栅极结构侧壁连接；在所述基底上形成覆盖所述若干第一栅极结构的介质层，同时在相邻第一栅极结构之间的介质层中形成空气隙，所述空气隙的顶端高于或齐平于控制栅极结构的顶部表面。
可选的，形成所述若干第一栅极结构的方法包括：在所述基底上形成初始栅极结构，所述初始栅极结构包括浮栅极结构和位于浮栅极结构上的初始控制栅极结构，所述初始控制栅极结构具有位于顶部的刻蚀区域；对初始控制栅极结构的刻蚀区域进行刻蚀，使初始控制栅极结构形成所述控制栅极结构，使初始栅极结构形成所述第一栅极结构。
可选的，还包括：对所述初始控制栅极结构的刻蚀区域进行刻蚀之前，在所述基底上形成覆盖层，所述覆盖层暴露出初始控制栅极结构的刻蚀区域；以所述覆盖层为掩膜刻蚀初始控制栅极结构的刻蚀区域，使初始控制栅极结构形成所述控制栅极结构；以所述覆盖层为掩膜刻蚀初始控制栅极结构的刻蚀区域后，去除所述覆盖层。
可选的，以所述覆盖层为掩膜刻蚀初始控制栅极结构的刻蚀区域的工艺为等离子体干刻工艺。
可选的，所述等离子体干刻工艺的参数包括：采用的气体包括ch3f、o2和he，ch3f的流量为100sccm～500sccm，o2的流量为30sccm～100sccm，he的流量为50sccm～200sccm，源射频功率为100瓦～800瓦，偏置电压为20伏～100伏，腔室压强为1mtorr～300mtorr。
可选的，所述覆盖层的材料为光阻材料、抗反射层材料或有机聚合物。
可选的，形成所述覆盖层的方法包括：在所述基底上形成初始覆盖层，所述初始覆盖层覆盖所述若干第一栅极结构；回刻蚀所述初始覆盖层，形成所述覆盖层。
可选的，形成所述介质层的工艺包括等离子体增强型化学气相沉积工艺。
可选的，所述介质层的材料为氧化硅、氮化硅、氮氧化硅、碳氧化硅或低k介质材料。
可选的，所述控制栅极结构包括位于浮栅极结构上的控制栅介质层和位于控制栅介质层上的控制栅电极层。
可选的，所述控制栅极结构包括仅包括所述控制栅介质层和所述控制栅电极层；顶区域具有部分控制栅电极层，体区具有控制栅介质层和部分控制栅电极层；在平行于控制栅极结构排列方向上，顶区域控制栅电极层的尺寸小于体区控制栅电极层的尺寸，且顶区域控制栅电极层侧壁和体区控制栅电极层侧壁连接；空气隙的顶端高于或齐平于控制栅电极层的顶部表面。
可选的，所述控制栅极结构还包括位于控制栅电极层上的金属硅化物层；顶区域具有金属硅化物层，体区域具有控制栅介质层和至少部分控制栅电极层；在平行于控制栅极结构排列方向上，顶区域金属硅化物层的尺寸小于体区控制栅电极层的尺寸；空气隙的顶端高于或齐平于金属硅化物层的顶部表面。
可选的，所述基底包括存储区和逻辑区；所述第一栅极结构位于存储区基底上；所述存储器的形成方法还包括：在形成所述介质层之前，在逻辑区基底上形成第二栅极结构；所述介质层还覆盖第二栅极结构。
本发明还提供一种存储器，包括：基底；位于所述基底上的若干第一栅极结构，所述第一栅极结构包括浮栅极结构和位于浮栅极结构上的控制栅极结构；所述控制栅极结构包括体区和位于体区上方的顶区域，在平行于控制栅极结构排列方向上，顶区域控制栅极结构的尺寸小于体区控制栅极结构的尺寸，且顶区域控制栅极结构侧壁和体区控制栅极结构侧壁连接；位于基底上的介质层，所述介质层覆盖所述若干第一栅极结构；位于相邻第一栅极结构之间介质层中的空气隙，所述空气隙的顶端高于或齐平于控制栅极结构的顶部表面。
可选的，所述介质层的材料为氧化硅、氮化硅、氮氧化硅、碳氧化硅或低k介质材料。
可选的，所述控制栅极结构包括位于浮栅极结构上的控制栅介质层和位于控制栅介质层上的控制栅电极层。
可选的，所述控制栅极结构包括仅包括所述控制栅介质层和所述控制栅电极层；顶区域具有部分控制栅电极层，体区具有控制栅介质层和部分控制栅电极层；在平行于控制栅极结构排列方向上，顶区域控制栅电极层的尺寸小于体区控制栅电极层的尺寸，且顶区域控制栅电极层侧壁和体区控制栅电极层侧壁连接；空气隙的顶端高于或齐平于控制栅电极层的顶部表面。
可选的，所述控制栅极结构还包括位于控制栅电极层上的金属硅化物层；顶区域具有金属硅化物层，体区域具有控制栅介质层和至少部分控制栅电极层；在平行于控制栅极结构排列方向上，顶区域金属硅化物层的尺寸小于体区控制栅电极层的尺寸；空气隙的顶端高于或齐平于金属硅化物层的顶部表面。
可选的，当顶区域具有金属硅化物层和部分控制栅电极层，体区域具有控制栅介质层和部分控制栅电极层时，在平行于控制栅极结构排列方向上，顶区域金属硅化物层和顶区域控制栅电极层的尺寸分别小于体区控制栅电极层的尺寸，且顶区域控制栅电极层侧壁和体区控制栅电极层侧壁连接；当顶区域仅具有金属硅化物层，体区域具有控制栅介质层和控制栅电极层时，在平行于控制栅极结构排列方向上，顶区域金属硅化物层的尺寸小于体区控制栅电极层的尺寸，且顶区域金属硅化物层侧壁和体区控制栅电极层侧壁连接。
可选的，所述基底包括存储区和逻辑区；所述第一栅极结构位于存储区基底上；所述存储器还包括：位于逻辑区基底上的第二栅极结构；所述介质层还覆盖第二栅极结构。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的存储器的形成方法中，形成了若干第一栅极结构，所述第一栅极结构包括浮栅极结构和位于浮栅极结构上的控制栅极结构，所述控制栅极结构包括体区和位于体区上的顶区域。由于在平行于控制栅极结构排列方向上，顶区域控制栅极结构的尺寸小于体区控制栅极结构的尺寸，且顶区域控制栅极结构侧壁和体区控制栅极结构侧壁连接，因此在形成介质层的过程中，介质层在顶区域顶角处的生长速率相对于在控制栅极结构中其它位置处的生长速率较大，顶区域顶角处介质层的生长情况决定空气隙顶端的位置。位于相邻控制栅极结构中的顶区域之间的距离相对于位于相邻控制栅极结构中体区之间的距离较大，介质层沿着顶区域侧壁斜向上生长，使得空气顶端的高度较高，容易使得空气隙的顶端高于或齐平于控制栅极结构的顶部表面。因此使得位于相邻控制栅极结构的顶区域之间、以及位于相邻控制栅极结构的体区之间的介质的平均介电常数均较小，相应的，降低了相邻第一栅极结构之间的电容。各个第一栅极结构上施加的电压耦合到相邻第一栅极结构上的程度较小，各个第一栅极结构对相邻第一栅极结构上施加电压的影响较小，因此能够降低相邻第一栅极结构之间发生编程串扰的几率。
本发明技术方案提供的存储器中，由于空气隙的顶端高于或齐平于控制栅极结构的顶部表面，因此使得位于相邻控制栅极结构的顶区域之间、以及位于相邻控制栅极结构的体区之间的介质的平均介电常数均较小，相应的，降低了相邻第一栅极结构之间的电容。各个第一栅极结构上施加的电压耦合到相邻第一栅极结构上的程度较小，各个第一栅极结构对相邻第一栅极结构上施加电压的影响较小，因此能够降低相邻第一栅极结构之间发生编程串扰的几率。
附图说明
图1是一种存储器的结构示意图；
图2至图7是本发明一实施例中存储器形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的存储器的电学性能较差。
图1是一种存储器的结构示意图，存储器包括：基底100；位于所述基底100上的若干栅极结构130，所述栅极结构130包括浮栅极结构131和位于浮栅极结构131上的控制栅极结构132；介质层140，位于基底100上且覆盖所述若干栅极结构130；空气隙141，位于相邻栅极结构130之间的介质层140中，所述空气隙141的顶部边缘低于所述控制栅极结构132的顶部表面。
所述空气隙141的作用为：降低相邻栅极结构130之间的电容，以降低相邻栅极结构130之间发生编程串扰的几率。
然而，上述存储器的电学性能较差，经研究发现，原因在于：
在形成介质层140的过程中，由于介质层140在控制栅极结构132顶角区域的生长受到介质层140在控制栅极结构132顶部表面和侧壁表面生长的共同作用，因此介质层140在控制栅极结构132顶角区域的生长速率相对于控制栅极结构132中其它位置处的生长速率较大。控制栅极结构132顶角区域介质层140的生长情况决定空气隙141顶端的位置。由于相邻控制栅极结构132之间凹槽的深宽比较大，因此在生长介质层140的过程中，相邻控制栅极结构132顶角区域的介质层140连接在一起后，使得空气隙141的顶部边缘低于所述控制栅极结构132的顶部表面。
在此基础上，随着存储器的特征尺寸的不断减小，相邻栅极结构130之间的距离不断减小，导致相邻栅极结构130的电容增加，相邻栅极结构130之间的发生编程串扰的几率较大。因此导致存储器的电学性能较差。
为了解决上述问题，本发明提供一种存储器的形成方法，包括：提供基底；在所述基底上形成若干第一栅极结构，所述第一栅极结构包括浮栅极结构和位于浮栅极结构上的控制栅极结构，所述控制栅极结构包括体区和位于体区上方的顶区域，在平行于控制栅极结构排列方向上，顶区域控制栅极结构的尺寸小于体区控制栅极结构的尺寸，且顶区域控制栅极结构侧壁和体区控制栅极结构侧壁连接；在所述基底上形成覆盖所述若干第一栅极结构的介质层，同时在相邻第一栅极结构之间的介质层中形成空气隙，所述空气隙的顶端高于或齐平于控制栅极结构的顶部表面。
所述方法中，由于空气隙的顶端高于或齐平于控制栅极结构的顶部表面，因此使得位于相邻控制栅极结构的顶区域之间、以及位于相邻控制栅极结构的体区之间的介质的平均介电常数均较小，相应的，降低了相邻第一栅极结构之间的电容。各个第一栅极结构上施加的电压耦合到相邻第一栅极结构上的程度较小，各个第一栅极结构对相邻第一栅极结构上施加电压的影响较小，因此能够降低相邻第一栅极结构之间发生编程串扰的几率。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图7是本发明一实施例中存储器形成过程的结构示意图。
参考图2，提供基底200。
所述基底200为形成存储器提供工艺平台。
所述基底200的材料可以为硅、锗或者锗化硅。所述基底200还可以绝缘体上硅(soi)、绝缘体上锗(geoi)或绝缘体上锗化硅(sigeoi)。本实施例中，所述基底200的材料单晶硅。
接着，在所述基底200上形成若干第一栅极结构，所述第一栅极结构包括浮栅极结构和位于浮栅极结构上的控制栅极结构，所述控制栅极结构包括体区和位于体区上方的顶区域，在平行于控制栅极结构排列方向上，顶区域控制栅极结构的尺寸小于体区控制栅极结构的尺寸，且顶区域控制栅极结构侧壁和体区控制栅极结构侧壁连接。
下面参考图3至图6具体介绍形成若干第一栅极结构的方法。
参考图3，在所述基底200上形成若干初始栅极结构210，所述初始栅极结构210包括浮栅极结构211和位于浮栅极结构211上的初始控制栅极结构212，所述初始控制栅极结构212具有位于顶部的刻蚀区域。
本实施例中，浮栅极结构211包括位于基底200上的浮栅介质层(未图示)和位于浮栅介质层上的浮栅电极层(未图示)。
所述浮栅介质层的材料为氧化硅或高k(k大于3.9)介质材料。所述浮栅电极层的材料为多晶硅。
所述初始控制栅极结构212包括位于浮栅极结构211上的初始控制栅介质层(未图示)和位于初始控制栅介质层上的初始控制栅电极层(未图示)。
所述初始控制栅介质层为单层结构或叠层结构。当所述初始控制栅介质层为单层结构时，所述初始控制栅介质层的材料为氧化硅；当所述初始控制栅介质层为叠层结构时，所述初始控制栅介质层包括第一初始控制栅介质层、位于第一初始控制栅介质层上的第二初始控制栅介质层、以及位于第二初始控制栅介质层上的第三初始控制栅介质层。所述第一初始控制栅介质层和第三初始控制栅介质层的材料为氧化硅，所述第二初始控制栅介质层的材料为氮化硅。
所述初始控制栅介质层用于形成控制栅介质层。
所述初始控制栅电极层的材料为多晶硅。
所述初始控制栅电极层用于形成控制栅电极层。
本实施例中，还形成了隔离层，在形成所述初始栅极结构210的过程中形成所述隔离层。
具体的，形成所述初始栅极结构210和隔离层的方法包括：在基底200上形成初始浮栅极结构膜；在所述初始浮栅极结构膜上形成第一掩膜材料层；图形化所述第一掩膜材料层、初始浮栅极结构膜和部分基底200，在所述基底200上形成浮栅极结构膜和位于浮栅极结构膜上的第一掩膜层，同时形成沟槽，所述沟槽位于相邻浮栅极结构膜、相邻第一掩膜层之间以及基底200中；在所述沟槽中形成隔离层；形成所述隔离层后，去除第一掩膜层；去除所述第一掩膜层后，在基底200、浮栅极结构膜和隔离层上形成控制栅极结构膜；在所述控制栅极结构膜上形成图形化的第二掩膜层，所述第二掩膜层的延伸方向垂直于浮栅极结构膜的延伸方向；以所述第二掩膜层为掩膜刻蚀所述控制栅极结构膜和浮栅极结构膜，使浮栅极结构膜形成浮栅极结构211，使控制栅极结构膜形成初始控制栅极结构212，所述浮栅极结构211和初始控制栅极结构212构成初始栅极结构210；然后去除所述第二掩膜层。
所述隔离层的材料为氧化硅。
所述隔离层的顶部表面高于浮栅极结构膜的顶部表面；或者，所述隔离层的顶部表面高于基底200表面且低于浮栅极结构膜的顶部表面；或者，所述隔离层的顶部表面与浮栅极结构膜的顶部表面齐平。本实施例中，所述隔离层的顶部表面高于浮栅极结构膜的顶部表面。
接着，对初始控制栅极结构212的刻蚀区域进行刻蚀，使初始控制栅极结构212形成所述控制栅极结构，使初始栅极结构210形成所述第一栅极结构。
本实施例中，对所述初始控制栅极结构212的刻蚀区域进行刻蚀之前，在所述基底200上形成覆盖层，所述覆盖层暴露出初始控制栅极结构212的刻蚀区域；以所述覆盖层为掩膜刻蚀初始控制栅极结构212的刻蚀区域，使初始控制栅极结构212形成控制栅极结构；以所述覆盖层为掩膜刻蚀初始控制栅极结构212的刻蚀区域后，去除所述覆盖层。
参考图4，在所述基底200上形成覆盖层220，所述覆盖层220暴露出初始控制栅极结构212的刻蚀区域。
所述覆盖层220的材料为光阻材料、抗反射层材料或有机聚合物。
形成所述覆盖层220的方法包括：在所述基底上形成初始覆盖层，所述初始覆盖层覆盖所述若干第一栅极结构；回刻蚀所述初始覆盖层，形成所述覆盖层。
形成所述初始覆盖层的工艺包括旋涂工艺。
参考图5，以所述覆盖层220为掩膜刻蚀初始控制栅极结构212的刻蚀区域，使初始控制栅极结构212形成控制栅极结构213，且使初始栅极结构210形成第一栅极结构230。
所述第一栅极结构230包括浮栅极结构211和位于浮栅极结构211上的控制栅极结构213，所述控制栅极结构213包括体区和位于体区上方的顶区域。
在平行于控制栅极结构213排列方向上，顶区域控制栅极结构213的尺寸小于体区控制栅极结构213的尺寸，且顶区域控制栅极结构213侧壁和体区控制栅极结构213侧壁连接。
以所述覆盖层220为掩膜刻蚀初始控制栅极结构212的刻蚀区域的工艺为等离子体干刻工艺。所述等离子体干刻工艺中设置有偏置电压。
由于以所述覆盖层220为掩膜刻蚀初始控制栅极结构212的刻蚀区域采用的等离子体干刻工艺中设置有偏置电压，刻蚀气体在源射频功率下形成等离子体，所述等离子体以倾斜角度向暴露出的初始控制栅极结构212的侧壁运动并和暴露出的初始控制栅极结构212的侧壁发生物理和化学反应。由于相邻初始控制栅极结构212之间的距离较小，因此在所述等离子体以倾斜角度向暴露出的初始控制栅极结构212的侧壁运动的过程中，相邻初始控制栅极结构212会产生阻挡作用，使得在垂直于基底200表面的方向上，等离子体接触到暴露出的初始控制栅极结构212侧壁中顶部区域的几率大于底部区域的几率。因此经过上述等离子体干刻工艺的刻蚀，使得在平行于控制栅极结构213排列方向上，顶区域控制栅极结构213的尺寸小于体区控制栅极结构213的尺寸。
在一个实施例中，所述等离子体干刻工艺的参数包括：采用的气体包括ch3f、o2和he，ch3f的流量为100sccm～500sccm，o2的流量为30sccm～100sccm，he的流量为50sccm～200sccm，源射频功率为100瓦～800瓦，偏置电压为20伏～100伏，腔室压强为1mtorr～300mtorr。
所述控制栅极结构213包括位于浮栅极结构211上的控制栅介质层(未图示)和位于控制栅介质层上的控制栅电极层(未图示)。
当所述初始控制栅介质层为单层结构时，所述控制栅介质层为单层结构，相应的，所述控制栅介质层的材料为氧化硅。
当所述初始控制栅介质层为叠层结构时，所述控制栅介质层包括第一控制栅介质层、位于第一控制栅介质层上的第二控制栅介质层、以及位于第二控制栅介质层上的第三控制栅介质层。相应的，所述第一控制栅介质层和第三控制栅介质层的材料为氧化硅，所述第二控制栅介质层的材料为氮化硅。
所述控制栅电极层的材料为多晶硅。
在本实施例中，所述控制栅极结构213仅包括位于浮栅极结构211上的控制栅介质层和位于控制栅介质层上的控制栅电极层。在此情况下，顶区域具有部分控制栅电极层，体区具有控制栅介质层和部分控制栅电极层；在平行于控制栅极结构排列方向上，顶区域控制栅电极层的尺寸小于体区控制栅电极层的尺寸，且顶区域控制栅电极层侧壁和体区控制栅电极层侧壁连接。
在另一个实施例中，所述控制栅极结构包括位于浮栅极结构上的控制栅介质层、位于控制栅介质层上的控制栅电极层、以及位于控制栅电极层上的金属硅化物层。在此情况下，顶区域具有金属硅化物层，体区域具有控制栅介质层和至少部分控制栅电极层；在平行于控制栅极结构排列方向上，顶区域金属硅化物层的尺寸小于体区控制栅电极层的尺寸。
当顶区域具有金属硅化物层和部分控制栅电极层，体区域具有控制栅介质层和部分控制栅电极层时，在平行于控制栅极结构排列方向上，顶区域金属硅化物层和顶区域控制栅电极层的尺寸分别小于体区控制栅电极层的尺寸，且顶区域控制栅电极层侧壁和体区控制栅电极层侧壁连接；当顶区域仅具有金属硅化物层，体区域具有控制栅介质层和控制栅电极层时，在平行于控制栅极结构排列方向上，顶区域金属硅化物层的尺寸小于体区控制栅电极层的尺寸，且顶区域金属硅化物层侧壁和体区控制栅电极层侧壁连接。
参考图6，以所述覆盖层220为掩膜刻蚀初始控制栅极结构212的刻蚀区域后，去除所述覆盖层220(参考图5)。
去除所述覆盖层220的工艺为干刻工艺或湿刻工艺。
本实施例中，去除所述覆盖层220的工艺为干刻工艺。
接着，在所述第一栅极结构230一侧的基底200中形成第一源区，在所述栅极结构230另一侧的基底200中形成第一漏区。
本实施例中，在后续形成介质层之前且在形成第一栅极结构230之后，形成所述第一源区和第一漏区。在其它实施例中，在形成初始栅极结构210之后且在形成第一栅极结构230之前，形成所述第一源区和第一漏区。
接着，参考图7，在所述基底200上形成覆盖所述若干第一栅极结构230的介质层240，同时在相邻第一栅极结构230之间的介质层240中形成空气隙241，所述空气隙241的顶端高于或齐平于控制栅极结构213的顶部表面。
所述介质层240的材料为氧化硅、氮化硅、氮氧化硅、碳氧化硅或低k介质材料。
形成所述介质层240的工艺为化学气相沉积工艺。具体实际工艺中，可选择填充能力较弱的化学气相沉积工艺形成介质层240，如等离子体增强型化学气相沉积工艺。
由于形成所述介质层240的工艺的填充能力较弱，而相邻第一栅极结构230之间的距离较小，因此容易在相邻第一栅极结构230之间的介质层240中形成空气隙241。
由于在平行于控制栅极结构213排列方向上，顶区域控制栅极结构213的尺寸小于体区控制栅极结构213的尺寸，且顶区域控制栅极结构213侧壁和体区控制栅极结构213侧壁连接，因此在形成介质层240的过程中，介质层240在顶区域顶角处的生长速率相对于在控制栅极结构213中其它位置处的生长速率较大，顶区域顶角处介质层240的生长情况决定空气隙241顶端的位置。
在形成介质层240的过程中，介质层240在顶区域顶角处的生长速率相对于在控制栅极结构213中其它位置处的生长速率较大的原因在于：在形成介质层240的过程中，由于介质层240在控制栅极结构213顶角区域的生长受到介质层240在控制栅极结构213顶部表面和侧壁表面生长的共同作用。
位于相邻控制栅极结构213中的顶区域之间的距离相对于位于相邻控制栅极结构213中体区之间的距离较大，介质层240沿着顶区域侧壁斜向上生长，使得空气顶端的高度较高，容易使得空气隙的顶端高于或齐平于控制栅极结构的顶部表面。
所述空气隙241的顶端高于或齐平于控制栅极结构213的顶部表面的作用包括：降低相邻第一栅极结构230之间发生编程串扰的几率。
由于空气隙241的顶端高于或齐平于控制栅极结构213的顶部表面，因此位于相邻控制栅极结构213的顶区域之间、以及位于相邻控制栅极结构213的体区之间的介质的平均介电常数均较小，相应的，降低了相邻第一栅极结构230之间的电容。各个第一栅极结构230上施加的电压耦合到相邻第一栅极结构230上的程度较小，各个第一栅极结构230对相邻第一栅极结构230上施加电压的影响较小，因此能够降低相邻第一栅极结构230之间发生编程串扰的几率。
当所述控制栅极结构213仅包括位于浮栅极结构211上的控制栅介质层和位于控制栅介质层上的控制栅电极层时，空气隙241的顶端高于或齐平于控制栅电极层的顶部表面。
当所述控制栅极结构213包括位于浮栅极结构211上的控制栅介质层、位于控制栅介质层上的控制栅电极层、以及位于控制栅电极层上的金属硅化物层时，空气隙241的顶端高于或齐平于金属硅化物层的顶部表面。
所述介质层240还覆盖所述第一源区和第一漏区。
本实施例中，还包括：在所述介质层240中形成第一导电插塞和第二导电插塞，所述第一导电插塞暴露出第一栅极结构230的顶部表面，所述第二导电插塞暴露出第一源区或第一漏区。
相应的，本实施例还提供一种存储器，请继续参考图7，包括：基底200；位于所述基底200上的若干第一栅极结构230，所述第一栅极结构230包括浮栅极结构211和位于浮栅极结构211上的控制栅极结构213；所述控制栅极结构213包括体区和位于体区上方的顶区域，在平行于控制栅极结构213排列方向上，顶区域控制栅极结构213的尺寸小于体区控制栅极结构213的尺寸，且顶区域控制栅极结构213侧壁和体区控制栅极结构213侧壁连接；位于基底200上的介质层240，介质层240覆盖所述若干第一栅极结构230；位于相邻第一栅极结构230之间的介质层240中的空气隙241，所述空气隙241的顶端高于或齐平于控制栅极结构213的顶部表面。
所述介质层240的材料为氧化硅、氮化硅、氮氧化硅、碳氧化硅或低k介质材料。
所述控制栅极结构213包括位于浮栅极结构211上的控制栅介质层和位于控制栅介质层上的控制栅电极层。
在本实施例中，所述控制栅极结构213仅包括位于浮栅极结构211上的控制栅介质层和位于控制栅介质层上的控制栅电极层。在此情况下，顶区域具有部分控制栅电极层，体区具有控制栅介质层和部分控制栅电极层；在平行于控制栅极结构排列方向上，顶区域控制栅电极层的尺寸小于体区控制栅电极层的尺寸，且顶区域控制栅电极层侧壁和体区控制栅电极层侧壁连接。
在另一个实施例中，所述控制栅极结构包括位于浮栅极结构上的控制栅介质层、位于控制栅介质层上的控制栅电极层、以及位于控制栅电极层上的金属硅化物层。在此情况下，顶区域具有金属硅化物层，体区域具有控制栅介质层和至少部分控制栅电极层；在平行于控制栅极结构排列方向上，顶区域金属硅化物层的尺寸小于体区控制栅电极层的尺寸。
当顶区域具有金属硅化物层和部分控制栅电极层，体区域具有控制栅介质层和部分控制栅电极层时，在平行于控制栅极结构排列方向上，顶区域金属硅化物层和顶区域控制栅电极层的尺寸分别小于体区控制栅电极层的尺寸，且顶区域控制栅电极层侧壁和体区控制栅电极层侧壁连接；当顶区域仅具有金属硅化物层，体区域具有控制栅介质层和控制栅电极层时，在平行于控制栅极结构排列方向上，顶区域金属硅化物层的尺寸小于体区控制栅电极层的尺寸，且顶区域金属硅化物层侧壁和体区控制栅电极层侧壁连接。
当所述控制栅极结构213仅包括位于浮栅极结构211上的控制栅介质层和位于控制栅介质层上的控制栅电极层时，空气隙241的顶端高于或齐平于控制栅电极层的顶部表面。
当所述控制栅极结构213包括位于浮栅极结构211上的控制栅介质层、位于控制栅介质层上的控制栅电极层、以及位于控制栅电极层上的金属硅化物层时，空气隙241的顶端高于或齐平于金属硅化物层的顶部表面。
本实施例提供的存储器中，由于空气隙241的顶端高于或齐平于控制栅极结构213的顶部表面，因此使得位于相邻控制栅极结构213的顶区域之间、以及位于相邻控制栅极结构213的体区之间的介质的平均介电常数均较小，相应的，降低了相邻第一栅极结构230之间的电容。各个第一栅极结构230上施加的电压耦合到相邻第一栅极结构230上的程度较小，各个第一栅极结构230对相邻第一栅极结构230上施加电压的影响较小，因此能够降低相邻第一栅极结构230之间发生编程串扰的几率。
本发明另一实施例还提供一种存储器的形成方法，关于本实施例和前一实施的相同之处不再详述。
关于本实施例和前一实施的存储器的形成方法的不同之处在于：所述基底包括存储区和逻辑区；所述第一栅极结构位于存储区基底上；所述存储器的形成方法还包括：在形成所述介质层之前，在逻辑区基底上形成第二栅极结构；所述介质层还覆盖第二栅极结构。
所述第二栅极结构包括第二栅介质层和位于第二栅介质层上的第二栅电极层。
本实施例，还包括：在第二栅极结构一侧的逻辑区基底中形成第二源区，在第二栅极结构另一侧的逻辑区基底中形成第二漏区；然后形成所述介质层。
相应的，本实施例还提供一种存储器，关于本实施例和前一实施的存储器的相同之处不再详述。
关于本实施例和前一实施的存储器的不同之处在于：所述基底包括存储区和逻辑区；所述第一栅极结构位于存储区基底上；所述存储器还包括：位于逻辑区基底上的第二栅极结构；所述介质层还覆盖第二栅极结构。
所述存储器包括：位于第二栅极结构一侧的逻辑区基底中的第二源区；位于第二栅极结构另一侧的逻辑区基底中的第二漏区。
所述介质层还覆盖所述第二源区和第二漏区。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。