本发明涉及半导体制造技术领域，特别涉及一种闪存器件及其制造方法。
背景技术：
非易失性半导体存储器中，包括电可擦除可编程只读存储器(eeprom)以及电可编程只读存储器(eprom)。eeprom包括flasheeprom(简称闪存)；目前，闪存可分为norflash和nandflash，nor闪存是随机存储介质，用于存放数据量较小的场合；nand闪存是连续存储介质，适合存放较大的数据。
nand器件是闪存中较为普遍使用的一种结构，一般的，nand器件较硬盘驱动器更好。随着人们持续追求功耗更低、重量更轻和性能更佳的产品，由于nand器件所具有的高单元密度、高存储密度、较快的写入和擦除速度等优势，使得nand器件得到了广泛应用。同时，nand器件的单元尺寸几乎是nor器件的一半，可以在给定的模具尺寸内提供更高的容量，具有更快的写入和擦除速度。
然而，现有技术形成的闪存器件的电学性能仍有待提高。
技术实现要素：
本发明解决的问题是提供一种闪存器件及其制造方法，改善相邻位线之间的电学干扰问题，优化闪存器件的电学性能。
为解决上述问题，本发明提供一种闪存器件的制造方法，包括：提供衬底、位于所述衬底上的分立的位线、位于所述位线顶部上的第一介质层、以及位于所述第一介质层上的浮栅结构，相邻位线与衬底之间构成沟槽，所述沟槽内填充有牺牲层，且所述牺牲层顶部高于所述位线顶部；在所述浮栅结构顶部和侧壁上以及牺牲层顶部上形成第二介质层；在所述第二介质层上形成控制栅层；图形化所述控制栅层形成控制栅结构，所述控制栅结构露出部分第二介质层；去除所述控制栅结构露出的第二介质层、浮栅结构以及第一介质层，暴露出部分牺牲层顶部；在暴露出部分牺牲层顶部之后，去除所述牺牲层，相邻位线与所述衬底之间构成空气间隙。
可选的，形成所述牺牲层的工艺步骤包括：提供衬底、位于所述衬底上的分立的位线、位于所述位线顶部上的第一介质层、以及位于所述第一介质层上的浮栅结构，且所述位线露出的衬底上具有覆盖所述位线侧壁的隔离结构；去除所述隔离结构，在相邻位线与所述衬底之间形成所述沟槽；在所述沟槽内填充所述牺牲层，且所述牺牲层的材料与所述隔离结构的材料不同。
可选的，所述牺牲层的材料为apf材料或者barc材料。
可选的，所述隔离结构的材料为氧化硅、氮化硅或氮氧化硅。
可选的，去除所述牺牲层的方法包括：向所述牺牲层通入含氧气体，去除所述牺牲层。
可选的，去除所述牺牲层的工艺参数包括：所述含氧气体为o2或者o3，工艺温度为90℃～110℃。
可选的，在形成所述牺牲层的工艺步骤中，所述牺牲层填充满所述沟槽；或者，在形成所述牺牲层的工艺步骤中，所述牺牲层底部与所述衬底之间还具有间隙。
可选的，形成所述牺牲层的工艺步骤包括：在所述沟槽内填充牺牲膜，且所述牺牲膜顶部高于所述浮栅结构顶部；回刻蚀去除部分厚度的牺牲膜，形成所述牺牲层。
可选的，在形成所述牺牲层的工艺步骤中，所述牺牲层顶部高于所述浮栅结构底部。
可选的，图形化所述控制栅层形成控制栅结构的工艺步骤包括：在所述控制栅层上形成掩膜层；以所述掩膜层为掩膜刻蚀所述控制栅层，直至暴露出部分第二介质层，形成所述控制栅结构。
可选的，去除所述控制栅结构露出的第二介质层、浮栅结构以及第一介质层的工艺步骤包括：以所述掩膜层为掩膜，刻蚀去除所述控制栅结构露出的第二介质层、浮栅结构以及第一介质层；去除所述掩膜层。
可选的，形成所述牺牲层的工艺步骤包括：提供衬底、位于所述衬底上的分立的位线、位于所述位线顶部上的第一介质层、以及位于所述第一介质层上的浮栅结构，且所述位线露出的衬底上具有覆盖所述位线侧壁的隔离结构；其中，所述隔离结构作为所述牺牲层。
可选的，所述隔离结构的材料为氧化硅或氮化硅。
可选的，采用湿法刻蚀工艺，去除所述牺牲层。
可选的，所述隔离结构的材料为氧化硅；采用氢氟酸溶液，去除所述牺牲层。
可选的，形成所述衬底、位线、第一介质层、浮栅结构以及隔离结构的工艺步骤包括：提供基底；在所述基底上形成第一介质膜以及位于第一介质膜上的浮栅层；在所述浮栅层上形成图形化的硬掩膜层；以所述图形化的硬掩膜层为掩膜，刻蚀所述浮栅层、第一介质膜以及部分厚度的基底，刻蚀后的浮栅层作为所述浮栅结构，刻蚀后的第一介质膜作为所述第一介质层，刻蚀后的基底作为所述衬底以及所述位线；在所述位线露出的衬底上形成覆盖所述位线侧壁的隔离膜，且所述隔离膜顶部高于所述浮栅结构顶部；去除部分厚度的隔离膜，形成所述隔离结构。
可选的，在形成所述控制栅结构的工艺步骤中，所述控制栅结构横跨至少两个位线上的浮栅结构。
本发明还提供一种闪存器件，包括：衬底、位于所述衬底上的分立的位线、位于所述位线顶部上的第一介质层、以及位于所述第一介质层上的浮栅结构，且相邻位线与衬底之间构成空气间隙；位于所述位线部分顶部上的第一介质层以及位于所述第一介质层上的浮栅结构；位于所述浮栅结构顶部和侧壁上的第二介质层；位于所述第二介质层上的控制栅结构。
可选的，所述控制栅结构横跨至少两个位线上的浮栅结构，且还横跨所述两个位线之间的空气间隙。
可选的，所述第一介质层的材料为氧化硅；所述浮栅结构的材料为多晶硅；所述第二介质层为氧化硅层-氮化硅层-氧化硅层的叠层结构；所述控制栅结构的材料为多晶硅。与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的闪存器件的制造方法的技术方案中，提供衬底、位线、第一介质层、浮栅结构，且相邻位线与衬底之间构成沟槽，所述沟槽内填充有牺牲层，且所牺牲层顶部高于所述位线顶部，防止后续形成的控制栅层与所述位线电连接；接着，在所述浮栅结构顶部和侧壁上以及牺牲层顶部上形成第二介质层；在所述第二介质层上形成控制栅层；图形化所控制栅层形成控制栅结构；去除所述控制栅结构露出的第二介质层、浮栅结构以及第一介质层，暴露出部分牺牲层顶部；在暴露出部分牺牲层顶部之后，去除所述牺牲层，相邻位线与所述衬底之间构成空气间隙。由于空气间隙具有低相对介电常数，因此本发明形成的相邻位线之间的相对介电常数低，从而减小了相邻位线之间的电学干扰问题，进而提高了形成的闪存器件的电学性能。
可选方案中，形成所述牺牲层的工艺步骤包括：在形成位于相邻位线之间的隔离结构之后，去除所述隔离结构，在相邻位线与衬底之间形成沟槽；在所述沟槽内填充所述牺牲层，且所述牺牲层的材料与所述隔离结构的材料不同。由于在常规的闪存器件制造工艺中，所述隔离结构的材料与第一介质层或者第二介质层的材料相同，而本发明中，采用与第一介质层以及第二介质层材料不同的材料作为牺牲层，从而避免了去除牺牲层的工艺对所述第一介质层以及第二介质层造成损伤。
本发明还提供一种结构性能优越的闪存器件，由于相邻位线与衬底之间构成了空气间隙，使得相邻位线之间的相对介电常数低，从而减小了相邻位线之间的电学干扰问题，进而提高了闪存器件的电学性能。
附图说明
图1至图9为本发明实施例提供的闪存形成过程的结构示意图。
具体实施方式
根据背景技术可知，现有技术中的闪存器件的电学性能有待提高。
经研究发现，随着器件朝向小型化微型化发展，闪存器件中的相邻位线(bl，bit-line)之间的距离也随之减小，使得相邻位线之间的干扰问题变得越来越显著，从而影响闪存器件的电学性能。
为解决上述问题，本发明提供一种闪存器件的形成方法，包括：提供衬底、位于所述衬底上的分立的位线、位于所述位线顶部上的第一介质层、以及位于所述第一介质层上的浮栅结构，且相邻位线与衬底之间构成沟槽，所述沟槽内填充有牺牲层，且所述牺牲层顶部高于所述位线顶部；在所述浮栅结构顶部和侧壁上以及牺牲层顶部上形成第二介质层；在所述第二介质层上形成控制栅层；图形化所述控制栅层形成控制栅结构，所述控制栅结构露出部分第二介质层；去除所述控制栅结构露出的第二介质层、浮栅结构以及第一介质层，暴露出部分牺牲层顶部；在暴露出部分牺牲层顶部之后，去除所述牺牲层，在相邻位线之间形成空气间隙。
本发明提供的闪存器件的形成方法的技术方案中，在相邻位线之间形成空气间隙，降低相邻位线之间的相对介电常数，从而避免或减小了相邻位线之间的电学干扰问题，改善了形成的闪存器件的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图9为本发明实施例提供的闪存形成过程的结构示意图。
参考图1至图3，提供衬底101、位于所述衬底101上的分立的位线102、位于所述位线102顶部上的第一介质层104、以及位于所述第一介质层104上的浮栅结构105，且相邻位线102与衬底101之间构成沟槽，所述沟槽内填充有牺牲层106，且所述牺牲层106顶部高于所述位线102顶部。
所述衬底101的材料与所述位线102的材料相同。所述衬底101的材料为硅、锗、锗化硅、碳化硅、砷化镓或者镓化铟；所述衬底101还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底。
本实施例中，所述衬底101的材料为硅，所述位线102的材料为硅。
所述分立的位线102在所述衬底101上平行排列。
其中，所述第一介质层104用于起到电隔离所述位线102与浮栅结构105的作用。所述第一介质层104的材料为氧化硅、氮化硅或氮氧化硅；所述浮栅结构105的材料为多晶硅或者掺杂的多晶硅。
在后续形成第二介质层以及控制栅层的工艺步骤中，所述牺牲层106对形成的第二介质层以及控制栅层起到支撑作用；此外，后续在形成控制栅结构之后，会去除所述牺牲层106，从而在相邻位线102之间形成空气间隙。
因此，所述牺牲层106的材料为易于被去除的材料，且避免去除所述牺牲层106的工艺对浮栅结构105或者第二介质层或者控制栅结构造成损伤。
为此，本实施例中，所述牺牲层106的材料为apf材料。在其他实施例中，所述牺牲层106的材料还可以为barc材料。
以下将结合附图对本实施例提供的衬底101、位线102、第一介质层104、浮栅结构105以及牺牲层106的形成工艺步骤进行详细说明。
参考图1，提供衬底101、位于所述衬底101上的分立的位线102、位于所述位线102顶部上的第一介质层104以及位于所述第一介质层104上的浮栅结构105，且所述位线102露出的衬底101上具有覆盖所述位线102侧壁的隔离结构103。
本实施例中，所述隔离结构103的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或者氮氧化硅。
采用存储单元打开的步骤(copen，cellopen)，形成所述衬底101、位线102、第一介质层104、浮栅结构105以及隔离结构103。
具体地，形成所述衬底101、位线102、第一介质层104、浮栅结构105以及隔离结构103的工艺步骤包括：提供基底；在所述基底上形成第一介质膜以及位于第一介质膜上的浮栅层；在所述浮栅层上形成图形化的硬掩膜层；以所述图形化的硬掩膜层为掩膜，刻蚀所述浮栅膜、第一介质膜以及部分厚度的基底，刻蚀后的浮栅膜作为浮栅结构105，刻蚀后的第一介质膜作为第一介质层104，刻蚀后的基底作为衬底101以及所述位线102；在所述位线102露出的衬底101上形成覆盖所述位线102侧壁的隔离膜，且所述隔离膜顶部高于所述浮栅结构106顶部；回刻蚀去除部分厚度的隔离膜形成所述隔离结构103；去除所述图形化的掩膜层。
所述隔离结构103顶部高于所述位线102顶部。本实施例中，所述隔离结构103顶部高于所述浮栅结构105底部，也就是说，所述隔离结构103覆盖部分浮栅结构105侧壁。在其他实施例中，所述隔离结构顶部还可以与所述浮栅结构底部齐平，或者，所述隔离结构顶部还可以低于所述浮栅结构底部。
本实施例中，所述位线102的底部宽度尺寸大于顶部宽度尺寸。在其他实施例中，所述位线的底部宽度尺寸还可以与顶部宽度尺寸相同。
参考图2，去除所述隔离结构103(参考图1)，在相邻所述位线102与所述衬底101之间形成沟槽100。
采用湿法刻蚀工艺，刻蚀去除所述隔离结构103。
本实施例中，所述隔离结构103的材料为氧化硅，所述湿法刻蚀工艺采用的刻蚀液体为氢氟酸溶液。
参考图3，在所述沟槽100(参考图2)内填充牺牲层106，且所述牺牲层106顶部高于所述位线102顶部。
本实施例中，所述牺牲层106的材料与所述隔离结构103(参考图1)的材料不同。
本实施例中，在形成所述牺牲层106的工艺步骤中，所述牺牲层106填充满所述沟槽100。在其他实施例中，在形成所述牺牲层的工艺步骤中，所述牺牲层底部与所述衬底之间还可以具有间隙，也就是说，形成所述牺牲层的工艺无需具有高填孔效果。
为了避免后续形成的控制栅层与所述位线102之间发生不必要的电连接，所述牺牲层106顶部高于所述位线102顶部。
本实施例中，所述牺牲层106顶部高于所述浮栅结构105底部，也就是说，所述牺牲层106还覆盖所述浮栅结构105部分侧壁。在其他实施例中，所述牺牲层顶部还可以与所述浮栅结构底部齐平，或者，所述牺牲层顶部低于所述浮栅结构顶部。
形成所述牺牲层106的工艺步骤包括：在所述沟槽100内填充牺牲膜，且所述牺牲膜顶部高于所述浮栅结构105顶部；对所述牺牲膜顶部进行平坦化处理；回刻蚀去除部分厚度的牺牲膜，形成所述牺牲层106。
需要说明的是，本实施例中，在形成所述隔离结构103之后去除所述隔离结构103，重新形成所述牺牲层106。在本发明其他实施例中，还可以将前述形成的隔离结构作为所述牺牲层，具体地，形成所述牺牲层的工艺步骤包括：提供衬底、位于所述衬底上的分立的位线、位于所述位线顶部上的第一介质层、以及位于所述第一介质层上的浮栅结构，且所述位线露出的衬底上具有覆盖所述位线侧壁的隔离结构；其中，所述隔离结构作为所述牺牲层，且所述隔离结构顶部高于所述位线顶部。所述隔离结构的材料为氧化硅或者氮化硅。
参考图4及图5，图4为立体结构示意图，图5为图4中沿aa1方向的剖面结构示意图，在所述浮栅结构105顶部和侧壁上以及牺牲层106顶部上形成第二介质层107；在所述第二介质层107上形成控制栅层108。
需要说明的是，为了便于图示和说明，图4中仅示出了3个分立的位线102，图4为图5的局部立体结构示意图。
所述第二介质层107起到栅间介质层的作用，可以电隔离后续形成的控制栅结构与浮栅结构105。
本实施例中，所述第二介质层107为氧化硅层-氮化硅层-氧化硅层(ono，oxide-nitride-oxide)的叠层结构。
在其他实施例中，所述第二介质层也可以为单层结构，所述第二介质层的材料为氧化硅或氮化硅中的一种。
本实施例中，所述第二介质层107的厚度为10埃～50埃，采用原子层沉积工艺形成所述第二介质层107。在其他实施例中，还可以采用化学气相沉积工艺或者物理气相沉积工艺，形成所述第二介质层。
所述控制栅层108为后续形成控制栅结构提供工艺基础。所述控制栅层108的材料为多晶硅或者掺杂的多晶硅，采用化学气相沉积、物理气相沉积或者原子层沉积工艺，形成所述控制栅层108。
参考图6，图形化所述控制栅层108(参考图4及图5)形成控制栅结构118，所述控制栅结构118露出部分第二介质层107。
所述控制栅结构118横跨至少两个位线102上的浮栅结构105。本实施例中，以所述控制栅结构118横跨五个位线102上的浮栅结构105为例。
本实施例中，形成所述控制栅结构118的工艺步骤包括：在所述控制栅层108上形成掩膜层109，所述掩膜层109定义出待形成的控制栅结构118的位置和尺寸；以所述掩膜层109为掩膜，刻蚀所述控制栅层108直至暴露出部分所述第二介质层107表面，形成所述控制栅结构118。
本实施例中，在刻蚀形成所述控制栅结构118之后，保留位于所述控制栅结构118顶部上的掩膜层109，使得所述掩膜层109在后续刻蚀浮栅结构105的过程中继续起到掩膜作用。
需要说明的是，在其他实施例中，还可以在形成所述控制栅结构之后，去除所述掩膜层，在后续刻蚀浮栅结构之前，在所述控制栅结构顶部上形成图形层。
参考图7，去除所述控制栅结构118露出的第二介质层107、浮栅结构105以及第一介质层104，暴露出部分牺牲层106顶部。
本实施例中，以所述掩膜层109(参考图6)为掩膜，刻蚀去除所述控制栅结构118露出的第二介质层107、浮栅结构105以及第一介质层104，直至露出所述位线102顶部以及牺牲层106顶部；在暴露出部分牺牲层106顶部之后，去除所述掩膜层109。
采用干法刻蚀工艺，刻蚀去除所述露出的第二介质层107、浮栅结构105以及第一介质层104。
参考图8及图9，图8为立体结构示意图，图9为图8中沿aa1方向的剖面结构示意图，在暴露出部分牺牲层106(参考图7)顶部之后，去除所述牺牲层106，相邻位线102与所述衬底101之间构成空气间隙(airgap)110。
去除所述牺牲层106的方法包括：向所述牺牲层106通入含氧气体，去除所述牺牲层106。
由于所述牺牲层106的材料为apf材料或者barc材料，在含氧气体作用下，含氧气体与所述牺牲层106的材料发生化学反应生成co2，从而将所述牺牲层106去除。
所述含氧气体作用下，所述第一介质层104、浮栅结构105、第二介质层107以及所述控制栅结构118受到的不良影响小，可以在去除所述牺牲层106的同时，减小或避免去除所述牺牲层106的工艺对闪存器件造成不良影响。
所述含氧气体为o2或者o3。去除所述牺牲层106的工艺过程中，采用的工艺温度不宜过低，也不宜过高。若采用的工艺温度过低，则所述含氧气体与所述牺牲层106发生化学反应的速率过慢，造成去除所述牺牲层106的效率低下；若采用的工艺温度过高，则所述含氧气体会对所述浮栅结构105或者控制栅结构118造成不必要的氧化。
为此，本实施例中，去除所述牺牲层106的工艺参数包括：所述含氧气体为o2或者o3，工艺温度为90℃～110℃。
由于相邻位线102之间的牺牲层106被去除，使得相邻位线102之间形成空气间隙110。由于所述空气间隙110具有低相对介电常数，因此，可以改善相邻位线102之间的电学干扰问题，减小或避免相邻位线102之间的电学干扰，从而使得相邻位线102之间的距离可以做的更小，从而满足器件小型化微型化的发展趋势。
需要说明的是，在其他实施例中，前述的隔离结构作为所述牺牲层时，所述隔离结构的材料为氧化硅或氮化硅；相应的，采用湿法刻蚀工艺，去除所述牺牲层。具体地，所述隔离结构的材料为氧化硅时，采用氢氟酸溶液，去除所述牺牲层；所述隔离结构的材料为氮化硅时，采用磷酸溶液，去除所述牺牲层。
相应的，本发明还提供一种闪存器件，图8及图9为本发明实施例提供的闪存器件的结构示意图。
参考图8及图9，所述闪存器件包括：
衬底101、位于所述衬底101上的分立的位线102、位于所述位线102顶部上的第一介质层104、以及位于所述第一介质层104上的浮栅结构105，且相邻位线102与所述衬底101之间构成空气间隙110；
位于所述位线102部分顶部上的第一介质层104以及位于所述第一介质层104上的浮栅结构105；
位于所述浮栅结构105顶部和侧壁上的第二介质层107；
位于所述第二介质层107上的控制栅结构118。
需要说明的是，为了便于图示和说明，图8中仅示出了3个位线102，可以认为图8为图9的局部立体结构示意图。
以下将结合附图对本发明实施例提供的闪存器件进行详细说明。
所述衬底101的材料与所述位线102的材料相同。所述衬底101的材料为硅、锗、锗化硅、碳化硅、砷化镓或者镓化铟；所述衬底101还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底。
本实施例中，所述衬底101的材料为硅，所述位线102的材料为硅。
本实施例中，在平行于所述位线102排列方向上，所述位线102的底部宽度尺寸大于顶部宽度尺寸。在其他实施例中，在平行于所述位线排列方向上，所述位线的底部宽度尺寸还可以与顶部宽度尺寸相同。
所述第一介质层104暴露出位线102部分顶部；且在平行于所述位线102排列方向上，所述第一介质层104的宽度尺寸等于所述位线102顶部宽度尺寸。
所述第一介质层104的材料为氧化硅、氮化硅或氮氧化硅；所述浮栅结构105的材料为多晶硅或者掺杂的多晶硅。
所述第二介质层107覆盖所述浮栅结构105的顶部和侧壁。本实施例中，所述第二介质层107为氧化硅层-氮化硅层-氧化硅层的叠层结构。在其他实施例中，所述第二介质层的材料还可以为氧化硅或氮化硅中的一种。
本实施例中，所述控制栅结构118的材料为多晶硅。在其他实施例中，所述控制栅结构的材料还可以为掺杂的多晶硅。
所述第二介质层107横跨至少两个位线102上的浮栅结构105，且所述第二介质层107还横跨相邻位线102之间的空气间隙110。具体地，所述第二介质层107覆盖至少两个位线102上的浮栅结构105顶部和侧壁，且还横跨所述相邻位线102之间的空气间隙110。
所述控制栅结构118横跨至少两个位线102上的浮栅结构105，且所述控制栅结构118还横跨所述两个位线102之间的空气间隙110。
本实施例中，以所述控制栅结构118横跨五个位线102上的浮栅结构105为例。
由于相邻位线102与衬底101之间构成空气间隙110，所述空气间隙110具有低相对介电常数，因此可以改善相邻位线102之间的电学干扰问题，减小或避免相邻位线102之间的电学干扰，改善闪存器件的电学性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。