本发明的实施例涉及一种半导体装置。
背景技术：
集成电路被用于例如个人计算机、手机、数码相机及其他电子装备等各种各样的电子应用中。许多集成电路可与其他半导体装置或管芯一起进行加工或封装，且已开发出各种技术。
技术实现要素：
根据某些实施例，提供一种半导体装置包括集成电路、介电层、多个连接端子以及至少一个假导体。集成电路具有多个连接垫，且介电层配置于多个连接垫上并通过在介电层中界定的多个开口而局部地暴露出多个连接垫。多个连接端子配置于通过多个开口而暴露出的多个连接垫上。至少一个假导体配置于介电层上并与集成电路电性隔离。在多个连接端子与至少一个假导体之间存在实质性拓扑(topology)变化。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开内容的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1A至图1D是根据本发明某些示例性实施例的半导体装置的制造过程中的各种阶段的示意性剖视图。
图2是说明根据本发明某些示例性实施例的半导体封装的示意性剖视图。
图3是说明根据本发明某些示例性实施例的另一半导体封装的示意性剖视图。
图4是说明根据本发明某些示例性实施例的另一半导体封装的示意性剖视图。
图5是说明根据本发明某些示例性实施例的另一半导体封装的示意性剖视图。
图6A至图6D是根据本发明某些示例性实施例的半导体封装的制造过程中的各种阶段的示意性剖视图。
[符号的说明]
10：晶片
20、30、40、50：半导体封装
100：集成电路
110：半导体衬底
120：内连线结构
122：层间介电层
124：图案化导电层
140：缓冲层
150：导电垫
162：连接端子
162a：第一导电部分
162b：第二导电部分
164：假导体
200：电路衬底
210：衬底
220、320：焊料掩模层
220a：表面
230、330：第一焊垫
232、332：第一部分
234、334：第二部分
236：第三部分
240、340：第二焊垫
302：载体
303：剥离层
310：重布线层
312：聚合物介电层
314：金属层
DI：介电层
H1、H2、H3：高度
O1、O2：开口
P1：第一开口
P2：第二开口
PAD：连接垫
RS：重布线路结构
SD：半导体装置
SL：切割道
UF：底部填充物
ΔH：实质性拓扑变化
具体实施方式
以下公开内容提供用于实作所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开内容。当然，这些仅为实例且不旨在进行限制。例如，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征及第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开内容可能在各种实例中重复使用参考编号及/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对性描述语可同样相应地进行解释。
图1A至图1D是根据本发明某些示例性实施例的半导体装置的制造过程中的各种阶段的示意性剖视图。参照图1A，提供晶片(wafer)10。在某些实施例中，晶片10包括呈阵列形式排列的多个集成电路100。如图1A中所示，在晶片10上执行沿切割道SL(在图1A至图1D中示作虚线)进行的晶片锯切(sawing)或切割(dicing)工艺之前，晶片10的集成电路100是彼此连接的。在图1A中，为说明起见，在图1A中仅示出两个集成电路100。
在图1A中，集成电路100中的每一者包括半导体衬底110及配置于半导体衬底110上的内连线结构120。内连线结构120覆盖半导体衬底110。在某些实施例中，半导体衬底110可为其中形成有有源组件(例如，二极管、晶体管等)及无源组件(例如，电阻器、电容器、电感器等)的硅衬底。
在某些实施例中，内连线结构120可包括交替堆叠的多个层间介电层122及多个图案化导电层124。例如，层间介电层122可为聚酰亚胺、聚苯并恶唑(polybenzoxazole，PBO)、苯环丁烷(benzocyclobutene，BCB)、例如氮化硅等氮化物、例如氧化硅等氧化物、磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼硅酸盐玻璃(borosilicate glass，BSG)、掺杂硼的磷硅酸盐玻璃(boron-doped phosphosilicate glass，BPSG)或上述材料的组合等，层间介电层122可利用光刻工艺(photolithography process)及/或刻蚀工艺(etching process)而图案化。在某些实施例中，可通过例如旋转涂布(spin-on coating)、化学气相沉积(CVD)、等离子体增强型化学气相沉积(plasma-enhanced chemical vapor deposition，PECVD)等适合的制作技术来形成层间介电层122。例如，图案化导电层124是由通过电镀或沉积而形成的导电材料(例如，铜、铜合金、铝、铝合金或上述材料的组合)制成，图案化导电层124可利用光刻工艺及刻蚀工艺而图案化。在某些实施例中，图案化导电层124可为图案化铜层或其他适合的图案化金属层。
在本说明通篇中，用语“铜”旨在包括实质上纯的元素铜、含有不可避免的杂质的铜或含有少量例如钽、铟、锡、锌、锰、铬、钛、锗、锶、铂、镁、铝、锆等元素的铜合金等。
在图1A中，最顶层的层间介电层122中界定的多个开口O1可暴露出最顶部图案化导电层124的一部分。可将具有开口O1的最顶层的层间介电层122称作介电层DI。换句话说，如图1A中所示，介电层DI(122)中的多个开口O1可暴露出最顶部图案化导电层124的一部分。在某些实施例中，介电层DI的厚度处于2微米与10微米之间。在某些实施例中，介电层DI充当保护层(passivation layer)，且介电层DI是由无机材料(例如氧化硅、氮化硅、氮氧化硅或任何适合的介电材料)制成，介电层DI可利用光刻工艺及/或刻蚀工艺而图案化。
在某些实施例中，集成电路100是通过前端(front end of line，FEOL)工艺来制造。然而，本发明并非仅限于此。应理解，在所有的附图中，对集成电路100及其他组件的例示是示意性的且并非按比例绘示。
在图1B中，在晶片10的集成电路100上形成缓冲层140。在某些实施例中，缓冲层140共形地(conformally)配置于介电层DI上且具有多个开口O2，开口O2分别暴露出通过介电层DI中的开口O1而暴露出的最顶部图案化导电层124中的对应一者。在某些实施例中，缓冲层140可由有机材料(例如聚酰亚胺(PI)层、聚苯并恶唑(PBO)层、其他适合的聚合物层或任何适合的介电材料)制成。可例如通过光刻工艺及/或刻蚀工艺来执行图案化工艺。
如图1A及图1B中所示，以缓冲层140局部地覆盖通过介电层DI中的开口O1而暴露出的图案化导电层124中的最顶部图案化导电层124，以使得通过缓冲层140中的开口O2而进一步暴露出通过介电层DI中的开口O1而暴露出的最顶部图案化导电层124。此处，可将通过缓冲层140中的开口O2而暴露出的最顶部图案化导电层124称作多个连接垫PAD。
在某些实施例中，通过相应的介电层(例如，介电层DI及/或缓冲层140)而使通过缓冲层140中的开口O2而暴露出的连接垫PAD彼此分开。在某些实施例中，使用连接垫PAD将集成电路100电性耦接至例如导电垫等外部连接。
在图1C中，在缓冲层140上形成多个导电垫150，且在导电垫150上分别形成多个连接端子162及至少一个假导体164。如图1C中所示，将导电垫150的一部分形成为通过缓冲层140中的开口O2以接触连接垫PAD(例如，通过缓冲层140中的开口O2而暴露出的内连线结构120的最顶部图案化导电层124)，且将导电垫150的另一部分以不接触连接垫PAD的方式形成于缓冲层140上。在某些实施例中，可将导电垫150与连接垫PAD接触的部分称作凸块下金属(under bump metallurgy，UBM)。
例如，形成导电垫150、连接端子162及假导体164包括在缓冲层140之上共形地且完全地形成晶种层(图中未示出)。在某些实施例中，晶种层为金属层，其可为单一层或包括由不同材料形成的多个子层的复合层。在某些实施例中，晶种层包括钛层及位于钛层之上的铜层，或者包括两个钛层及夹置于两个钛层之间的铜层。可利用例如溅镀等来形成晶种层。
随后，接着在晶种层上形成光刻胶(图中未示出)并将光刻胶图案化。可通过旋转涂布(spin coating)等方式来形成光刻胶并且可对光刻胶进行曝光(exposure)以进行图案化。光刻胶的图案的至少一部分对应于通过缓冲层140中的开口O2而暴露出的连接垫PAD。图案化工艺会形成通过光刻胶的开口以暴露出晶种层，其中晶种层的被暴露出的部分对应于并且接触通过缓冲层140中的开口O2而暴露出的连接垫PAD。
接着，在光刻胶中界定的开口中及晶种层被暴露出的部分区域上形成导电材料(图中未示出)，以在晶种层被暴露出且与连接垫PAD接触的部分区域上形成连接端子162，而在形成连接端子162的同时，例如可在晶种层被暴露出但不与连接垫PAD接触的部分区域上形成假导体164。换句话说，连接端子162电性连接至集成电路100，且假导体164与集成电路100电性隔离。在某些实施例中，可使用连接端子162来电性连接其他半导体装置或电性接地。在某些实施例中，假导体164可为电性浮动或电性接地的。本发明并非仅限于此。
可通过镀敷(例如，电镀或无电镀敷等)来形成导电材料。导电材料可包括金属，例如铜、铝、金、镍、银、钯、锡等。在某些实施例中，连接端子162及假导体164可为高铅的导电材料或无铅的导电材料。连接端子162及假导体164可为金属柱(如图1D中所示)、球栅阵列封装(ball grid array，BGA)连接件、焊料球、受控塌陷芯片连接(controlled collapse chip connection，C4)凸块、微凸块、无电镀镍浸金技术(electroless nickel-immersion gold technique，ENIG)所形成的凸块、无电镀镍钯浸金技术(electroless nickel-electroless palladium-immersion gold technique，ENEPIG)所形成的凸块等。另外，可执行回焊工艺(reflow process)以将导电材料构形成所期望的凸块形状。
在形成连接端子162及假导体164之后，可通过例如使用氧等离子体等的灰化工艺(ashing process)或剥除工艺(stripping process)来移除光刻胶。当光刻胶被移除时，利用刻蚀工艺来移除晶种层未被导电材料所覆盖的部分以形成导电垫150。在某些实施例中，刻蚀工艺可为湿刻蚀(wet etching)或干刻蚀(dry etching)。然而，本发明并非仅限于此。
在某些实施例中，利用连接端子162及假导体164作为掩模以移除晶种层未被导电材料所覆盖的部分而达到执自对准图案化工艺(self-align patterning process)的目的，进而形成导电垫150。换句话说，连接端子162与其下的导电垫150具有实质上相同的图案，且假导体164与其下的导电垫150具有实质上相同的图案。也就是说，如图1C中所示，连接端子162的侧壁与其下的导电垫150的侧壁实质上对准，且假导体164的侧壁与其下的导电垫150的侧壁实质上对准。
如图1C中所示，连接端子162中的每一者包括第一导电部分162a及第二导电部分162b。第一导电部分162a配置于缓冲层140中的开口O2中，第二导电部分162b配置于缓冲层140中的开口O2外，第二导电部分162b连接第一导电部分162a，且第一导电部分162a的高度H1与第二导电部分162b的高度H2的总和实质上等于假导体164的高度H3。由于第一导电部分162a的结构，因此在连接端子162与假导体164之间存在实质性拓扑变化ΔH，其中实质性拓扑变化ΔH倾向设计为至少3微米。在某些实施例中，实质性拓扑变化ΔH处于3微米至10微米之间。实质性拓扑变化ΔH发生的主要原因是由於介电层DI的存在，且实质性拓扑变化ΔH受介电层DI的厚度极大地影响，因此，本实施例可通过修改介电层DI的厚度来调整实质性拓扑变化ΔH。连接端子162与假导体164之间的实质性拓扑变化ΔH随着介电层DI的厚度变大而变大。由于可控的实质性拓扑变化ΔH，因此连接端子162及假导体164可具有更小的临界尺寸，因此后续工艺可获得更好控制。
另一方面，连接端子162中的每一者实质上具有彼此相同的高度，且即便在连接端子162中的任意两者之间存在高度差，连接端子162中的任意两者之间的高度差仍处于可接受公差内，且因此是可被忽略的。可接受公差是连接端子162中的任意两者之间的高度差，其中公差大约小于2微米。由于高度差落于可接受公差内，因此连接端子162中的任意两者之间的高度差为不显著的且被视为无意(意即，非刻意设计所产生)的。相似地，在某些实施例中，所述至少一个假导体164包括例如两个或更多个假导体，假导体实质上具有相同的高度，且即便在任意两个假导体之间存在高度差，任意两个假导体之间的高度差仍处于可接受公差内，高度差为可被忽略的。可接受公差是假导体中的任意两者之间的高度差，其中公差大约小于2微米。由于高度差落于可接受公差内，因此假导体中的任意两者之间的高度差为不显著的且被视为无意的。
在某些实施例中，如图1C中所示，连接端子162中的至少一者的宽度(或直径)不同于假导体164的宽度(或直径)。在某些实施例中，所述至少一个假导体164包括例如两个或更多个假导体，其中两个或更多个假导体可具有不同宽度(或不同直径)。
在图1D中，执行切割工艺(例如，单体化(singulation))以沿切割道SL将晶片10分切成独立且单体化的半导体装置SD。在一个实施例中，切割工艺为晶片切割工艺。截至此时，半导体装置SD便已初步制造完成。另外，由于假导体164的存在，在将半导体装置结合至另一半导体装置或载体之后，整体的机械强度可得到增强。
图2是说明根据本发明某些示例性实施例的另一半导体封装的示意性剖视图。在图2中，电路衬底200与半导体装置SD结合。图2中的半导体装置SD是图1D中所绘示的半导体装置SD，可在以上找到关于图2中的半导体装置SD的详细说明，故不再对相同的技术内容予以赘述。
如上，半导体装置SD包括集成电路、缓冲层140、导电垫150、连接端子162及假导体164。集成电路具有半导体衬底110及内连线结构120，其中内连线结构120配置于半导体衬底110上。缓冲层140配置于集成电路的内连线结构120上，其中集成电路具有连接垫PAD(例如，内连线结构120中最顶部图案化导电层124的通过缓冲层140中的开口O2而暴露出的部分)，且介电层DI(例如，内连线结构120的最顶层的层间介电层122)局部地暴露出连接垫PAD。
导电垫150的一部分配置于通过缓冲层140(及介电层DI)而暴露出的连接垫PAD上并且电性连接至连接垫PAD，且导电垫150的另一部分则配置于缓冲层140上并且与通过缓冲层140(及介电层DI)而暴露出的连接垫PAD电性隔离。连接端子162电性连接至导电垫150中与连接垫PAD电性连接的部分，且假导体164连接至导电垫150中配置于缓冲层140上且与连接垫PAD电性隔离的部分。
由于连接端子162的结构，因此连接端子162与假导体164之间的实质性拓扑变化ΔH是可被观察到的，且为至少3微米。在某些实施例中，实质性拓扑变化ΔH处于3微米至10微米之间。由于上述可控的实质性拓扑变化ΔH，因此连接端子162及假导体164可具有更小的临界尺寸。在某些实施例中，连接端子162中的至少一者的直径不同于假导体164的直径。在某些实施例中，假导体164包括例如两个或更多个假导体，其中两个或更多个假导体可具有不同直径。
如图2中所示，电路衬底200包括衬底210、焊料掩模层220、多个第一焊垫230及多个第二焊垫240，其中第一焊垫230与第二焊垫240通过焊料掩模层220而彼此电性隔离。在某些实施例中，衬底210包括金属迹线或金属线(metal traces or metal lines)及位于其下且连接至金属迹线或其他半导体装置的导通孔(vias)。焊料掩模层220配置于衬底210上且将第一焊垫230与第二焊垫240分开。
在某些实施例中，第一焊垫230包括第一部分232及第二部分234，其中第一部分232配置于衬底210上且通过在焊料掩模层220中界定的多个第一开口而局部地暴露出，第二部分234接触第一部分232且配置于焊料掩模层220中的第一开口中，且第二部分232延伸至焊料掩模层220朝向半导体装置SD的表面220a。在某些实施例中，第一焊垫230可被称作凸块下金属类型的垫(UBM-like pads)。在某些实施例中，第一焊垫230分别电性连接至其下的金属迹线(或金属线)以经由第一部分232而耦接至衬底210中的其他组件。
在某些实施例中，第二焊垫240配置于衬底210上且通过在焊料掩模层220中所界定的多个第二开口而局部地被暴露出。在某些实施例中，第二焊垫240可被称作焊料掩模界定垫(solder mask defined pads)。在某些实施例中，第二焊垫240可分别电性连接至其下的金属迹线(或金属线)以耦接至衬底210中的其他组件或电性浮动(或电性接地)。
在某些实施例中，第一焊垫230的第一部分232与第二焊垫240处于同一层中。例如，形成焊料掩模层220、第一焊垫230及第二焊垫240的方法可包括在衬底210上沉积导电材料(图中未示出)，接着，将导电材料图案化以形成第一焊垫230的第一部分232及第二焊垫240，在第一焊垫230的第一部分232及第二焊垫240上涂布焊料掩模层220并将焊料掩模层220图案化，以形成暴露出第一焊垫230的第一部分232的第一开口及暴露出第二焊垫240的第二开口。接着，第一焊垫230的第二部分234通过打线接合机(wire bonding machine)而形成于第一焊垫230的第一部分232上，且第二部分234可为螺栓状凸块(stud bump)。在某些实施例中，图案化工艺可为光刻工艺及/或刻蚀工艺。
然而，本发明并不限制焊料掩模层220、第一焊垫230及第二焊垫240的形成工艺。在其他实施例中，形成具有开口的图案化光刻胶，而开口仅暴露出第一焊垫230的第一部分232，接着，执行沉积工艺以在第一部分232上及图案化光刻胶的开口中形成第一焊垫230的第二部分234。当第一焊垫230的第二部分234形成时，通过灰化工艺或剥除工艺移除图案化光刻胶。
在图2中，半导体装置SD被翻转(上下翻转)并且配置于电路衬底200上。换句话说，半导体装置SD与电路衬底200通过倒装芯片结合技术(flip chip bonding technology)而结合。在某些实施例中，底部填充物UF至少填充半导体装置SD与电路衬底200之间的间隙。在一个实施例中，底部填充物UF可通过底部填充物分配(underfill dispensing)或其他适合的方法来形成。
由于存在于半导体装置SD中的实质性拓扑变化ΔH，因此连接端子162连接至第一焊垫230的第二部分234，且假导体164连接至第二焊垫240。半导体装置SD经由连接端子162及第一焊垫230而电性连接至电路衬底200。如上所述，实质性拓扑变化ΔH是可调节的，且可允许连接端子162及假导体164具有更小的临界尺寸，进而实现更好的过程控制。由于假导体164的存在，在半导体装置SD结合至电路衬底200之后，半导体封装的整体机械强度得到增强。在某些实施例中，当假导体电性接地时，可实现半导体封装的信号完整度的增强及/或噪声的减少。
图3是说明根据本发明某些示例性实施例的半导体封装的示意性剖视图。如在图3中看出，半导体封装30相似于图2所示半导体封装20。与先前所述的元件相似或实质上相同的元件将使用相同的参考编号，且本文中不再对相同元件予以赘述。不同之处是在图3中，半导体封装30的第二焊垫240通过焊料掩模层220中的第二开口而完全地被暴露出。如图3中所示，第二焊垫240与焊料掩模层220中的第二开口的侧壁以间隙相互间隔开。也就是说，第二焊垫240不接触至焊料掩模层220。在某些实施例中，半导体封装30的第二焊垫240可被称作非焊料掩模界定(non-solder mask defined，NSMD)垫。
图4是说明根据本发明某些示例性实施例的另一半导体封装的示意性剖视图。如在图4中看出，半导体封装40相似于图2所示半导体封装20。与先前的元件相似或实质上相同的元件将使用相同的参考编号，且本文中不再对相同元件予以赘述。不同之处是在图4中，半导体封装40的第一焊垫230进一步包括连接至第二部分234的第三部分236，且第三部分236远离第二部分234突出(或是说朝半导体装置SD突出)。如图4中所示，半导体装置SD经由第一焊垫230的第一部分232、第二部分234及第三部分236以及连接端子162而电性连接至电路衬底200。在某些实施例中，第一焊垫230的第二部分234及第三部分236可通过打线接合机而同时形成于第一焊垫230的第一部分232上，其中第二部分234及第三部分236被视作螺栓状凸块。然而，本发明并不限制第一焊垫230的第二部分234及第三部分236的制造工艺。
图5是说明根据本发明某些示例性实施例的另一半导体封装的示意性剖视图。如在图5中看出，半导体封装50相似于图3所示半导体封装30。与先前所述的元件相似或实质上相同的元件将使用相同的参考编号，且本文中不再对相同元件予以赘述。不同之处是在图5中，半导体封装50的第一焊垫230进一步包括连接至第二部分234的第三部分236，且第三部分236远离第二部分234突出(或是说朝半导体装置SD突出)。如图5中所示，半导体装置SD经由第一焊垫230的第一部分232、第二部分234及第三部分236以及连接端子162而电性连接至电路衬底200。
本发明并非仅限于图2至图5中所绘示的实施例。在某些实施例中，由于存在于半导体装置中的实质性拓扑变化ΔH，因此一个半导体封装可在连接端子162与第一焊垫230(例如，凸块下金属类型的垫或具有另一突出部分的凸块下金属类型的垫)之间及/或假导体164与第二焊垫240(例如，焊料掩模界定垫或非焊料掩模界定垫)之间包括不同构造。
图6A至图6D是根据本发明某些示例性实施例的半导体封装的制造过程中的各种阶段的示意性剖视图。与先前所述的元件相似或实质上相同的元件将使用相同的参考编号，且本文中可不再对相同元件予以赘述。
在图6A中，提供载体302，载体302可为玻璃载体或任何适合在其上制造重布线路结构的载体。在某些实施例中，将载体302设置成上面涂布有剥离层303，且剥离层303的材料可为任何能够使载体302从配置其上的各膜层剥离的材料。然而，本发明并非仅限于此。剥离层303为可在其他实施例中被省略的选择性膜层。
在图6B中，在配置于载体302上的剥离层303上形成重布线层310。例如，形成重布线层310包括交替地依序形成一个或多个聚合物介电层312及一个或多个金属层314。在某些实施例中，如图6B中所示，金属层314夹于聚合物介电层312之间，但暴露出最顶层金属层314的顶表面，并将金属层314中的最底层直接配置至剥离层203。
在某些实施例中，金属层314的材料包括铝、钛、铜、镍、钨及/或其合金，且可通过电镀或沉积来形成金属层314。在某些实施例中，聚合物介电层312的材料包括聚酰亚胺、环氧树脂、丙烯酸树脂、酚醛树脂、苯环丁烷、聚苯并恶唑或任何其他适合的聚合物系介电材料。
如图6B中所示，在重布线层310上依序形成焊料掩模层320。将焊料掩模层320配置于被暴露出的最顶层金属层314上，并通过在焊料掩模层320中界定的多个第一开口P1及多个第二开口P2而暴露出最顶层金属层314的部分区域。例如，在某些实施例中，通过涂布而在重布线层310的最顶层金属层314上形成焊料掩模层320，接着，将焊料掩模层320图案化以分别形成第一开口P1及第二开口P2以暴露出最顶层金属层314的部分。可例如通过光刻工艺及/或刻蚀工艺来执行图案化工艺。
通过焊料掩模层320中的第一开口P1而暴露出的最顶层金属层314的部分称作多个第一焊垫330的第一部分332，且通过焊料掩模层320中的第二开口P2而暴露出最顶层金属层314的部分称作多个第二焊垫340。第一焊垫330的第一部分332及第二焊垫340可包括导电垫(例如，铝垫、铜垫等)、导电柱(例如，焊料柱、金柱、铜柱等)、导电凸块(例如，经回焊的焊料凸块、金凸块、铜凸块等)或其组合。
在图6C中，在焊料掩模层320中的第一开口P1中形成第一焊垫330的第二部分334，且第二部分334延伸至焊料掩模层320的表面320a。第一焊垫330的第二部分334接触第一部分332。如图6B及图6C中所示，将焊料掩模层320配置于衬底210上，并使第一焊垫330与第二焊垫340分开。
在某些实施例中，通过打线接合机在第一焊垫330的第一部分332上形成第一焊垫330的第二部分234，且第二部分234可为螺栓状凸块。在某些实施例中，第一焊垫330的第二部分334的材料相同于第一焊垫330的第一部分332的材料，然而本发明并非仅限于此。在另一实施例中，第一焊垫330的第二部分334的材料不同于第一焊垫330的第一部分332的材料。
在某些实施例中，可将第一焊垫330称作凸块下金属类型的垫。在某些实施例中，第一焊垫330的第一部分332为重布线层310的一部分。在某些实施例中，可将第二焊垫340称作焊料掩模界定(SMD)垫。在某些实施例中，第二焊垫340为重布线层310的一部分。在某些实施例中，第一焊垫330的第一部分332与第二焊垫340处于同一层中。截至此步骤，重布线路结构RS制造便已初步完成。
在图6D中，提供半导体装置SD并将半导体装置SD配置于重布线路结构RS的第一焊垫330及第二焊垫340上。图6D中的半导体装置SD是图1D中所绘示的半导体装置SD，可在以上找到关于图6D中的半导体装置SD的详细说明，且不再对相同的技术内容予以赘述。
如上所述，半导体装置SD包括集成电路、缓冲层140、导电垫150、连接端子162及假导体164。集成电路具有半导体衬底110及内连线结构120，其中内连线结构120配置于半导体衬底110上。缓冲层140配置于集成电路的内连线结构120上，其中集成电路具有连接垫PAD(例如，内连线结构120的最顶部图案化导电层124的通过缓冲层140中的开口O2而暴露出的部分)，且介电层DI(例如，内连线结构120的最顶层的层间介电层122)局部地暴露出连接垫PAD。
导电垫150的一部分配置于被缓冲层140(及介电层DI)所暴露出的连接垫PAD上且电性连接至连接垫PAD，且导电垫150的另一部分配置于缓冲层140上且与被缓冲层140(及介电层DI)所暴露出的连接垫PAD电性隔离。连接端子162电性连接至导电垫150中被缓冲层140所暴露出的连接垫PAD，且假导体164电性连接至导电垫150中被配置于缓冲层140上且与连接垫PAD电性隔离的部分。
由于连接端子162的结构，因此连接端子162与假导体164之间的实质性拓扑变化ΔH是可观察到的，且为至少3微米。在某些实施例中，实质性拓扑变化ΔH处于3微米至10微米之间。由于上述可控的实质性拓扑变化ΔH，因此可允许连接端子162及假导体164具有更小的临界尺寸。在某些实施例中，连接端子162中的至少一者的直径不同于假导体164的直径。在某些实施例中，假导体164包括例如两个或更多个假导体，其中两个或更多个假导体可具有不同直径。
如图6D中所示，将半导体装置SD翻转(上下翻转)并且接着配置至重布线路结构RS。换句话说，通过倒装芯片结合技术而结合半导体装置SD与重布线路结构RS。在某些实施例中，底部填充物UF至少填充半导体装置SD与重布线路结构RS之间的间隙。在一个实施例中，可通过底部填充物分配或其他适合的方法来形成底部填充物UF。
如图6D中所示，在某些实施例中，经由配置于其间的连接端子162、假导体164、第一焊垫330及第二焊垫340而将半导体装置SD的集成电路结合至重布线路结构RS。由于存在于半导体装置SD中的实质性拓扑变化ΔH，因此可将半导体装置SD的连接端子162连接至重布线路结构RS的第一焊垫330的第二部分334，且将半导体装置SD的假导体164连接至重布线路结构RS的第二焊垫340。经由连接端子162及第一焊垫330可将半导体装置SD电性连接至重布线路结构RS。截至此步骤，半导体封装制造便已初步完成。
如上所述，实质性拓扑变化ΔH是可调节且可控制的，且可允许连接端子162及假导体164具有更小的临界尺寸，进而可实现更好的过程控制。由于假导体164的存在，在将半导体装置SD结合至重布线路结构RS之后，半导体封装的整体机械强度得到增强。
应注意，在某些实施例中，由于存在于半导体装置SD中的实质性拓扑变化ΔH，因此半导体封装可在连接端子162与第一焊垫330(例如，凸块下金属类型的垫或具有另一突出部分的凸块下金属类型的垫)之间及/或假导体164与第二焊垫340(例如，焊料掩模界定垫或非焊料掩模界定垫)之间包括不同构造。本发明并非仅限于图6D中所绘示的实施例。在某些实施例中，当假导体电性接地时，可实现半导体封装的信号完整度的增强及/或噪声的减少。
根据某些实施例，提供一种半导体装置包括集成电路、介电层、多个连接端子以及至少一个假导体。所述集成电路具有多个连接垫，且所述介电层配置于所述多个连接垫上并通过在所述介电层中界定的多个开口而局部地暴露出所述多个连接垫。所述多个连接端子配置于通过所述多个开口而暴露出的所述多个连接垫上。所述至少一个假导体配置于所述介电层上并与所述集成电路电性隔离。在所述多个连接端子与所述至少一个假导体之间存在实质性拓扑变化。
在所述的半导体装置中，所述多个连接端子中的每一者包括：第一导电部，配置于所述多个开口中；以及第二导电部，连接至所述第一导电部，其中所述第一导电部的高度与所述第二导电部的高度的总和等于所述假导体的高度。
在所述的半导体装置中，所述多个连接端子中的至少一者的直径不同于所述假导体的直径。
在所述的半导体装置中，所述假导体是电性浮动或接地的。
所述的半导体装置进一步包括：缓冲层，配置于所述介电层上且覆盖通过所述开口而暴露出的所述多个连接垫的一部分。
在所述的半导体装置中，所述集成电路进一步包括：半导体衬底；以及内连线结构，覆盖所述半导体衬底，其中所述内连线结构包括交替堆叠的多个图案化导电层及多个层间介电层，所述图案化导电层中的最顶部图案化导电层被所述层间介电层中的最顶层的层间介电层覆盖，且所述最顶部图案化导电层通过在所述最顶层的层间介电层中界定的多个开口而局部地暴露出，其中所述介电层包括所述最顶层的层间介电层，且所述多个连接垫包括通过所述多个开口而局部地暴露出的所述最顶部图案化导电层。
根据某些实施例，提供一种半导体封装包括电路衬底以及半导体装置。所述半导体装置配置于所述电路衬底上且包括集成电路、介电层、多个连接端子以及至少一个假导体。所述集成电路具有多个连接垫，且所述介电层配置于所述多个连接垫上并通过在所述介电层中界定的多个开口而局部地暴露出所述多个连接垫。所述多个连接端子配置于通过所述多个开口而暴露出的所述多个连接垫上。所述至少一个假导体配置于所述介电层上并与所述集成电路电性隔离。在所述多个连接端子与所述至少一个假导体之间存在实质性拓扑变化。所述半导体装置经由所述多个连接端子及所述至少一个假导体而结合至所述电路衬底上。
在所述的半导体装置中，所述多个连接端子中的每一者包括：第一导电部，配置于所述多个开口中；以及第二导电部，连接至所述第一导电部，其中所述第一导电部的高度与所述第二导电部的高度的总和等于所述假导体的高度。
在所述的半导体装置中，所述多个连接端子中的至少一者的直径不同于所述假导体的直径。
在所述的半导体装置中，所述假导体是电性浮动或接地的。
在所述的半导体装置中，所述电路衬底包括：焊料掩模层、多个第一焊垫以及多个第二焊垫，其中所述多个第一焊垫中的每一者的第一部分通过在所述焊料掩模层中界定的多个第一开口而局部地暴露出且连接至所述多个连接端子，且与所述多个第一焊垫中每一者的所述第一部分连接的第二部分位于所述多个第一开口中并延伸至所述焊料掩模层的面朝所述半导体装置的表面。所述多个第二焊垫通过在所述焊料掩模层中界定的多个第二开口而至少局部地暴露出且连接至所述假导体。
在所述的半导体装置中，所述多个第一焊垫中的每一者进一步包括与所述第二部分连接的第三部分，且所述第三部分远离所述第二部分突出。
在所述的半导体装置中，所述多个第二焊垫通过所述多个第二开口而完全暴露出，且所述多个第二焊垫中的每一者与所述多个第二开口中的对应一者的侧壁间隔开。
根据某些实施例，提供一种半导体封装包括集成电路、介电层、多个连接端子、至少一个假导体以及重布线路结构。所述集成电路具有多个连接垫，且所述介电层配置于所述多个连接垫上并通过在所述介电层中界定的多个开口而局部地暴露出所述多个连接垫。所述多个连接端子配置于通过所述多个开口而暴露出的所述多个连接垫上。所述至少一个假导体配置于所述介电层上并与所述集成电路电性隔离。在所述多个连接端子与所述至少一个假导体之间存在实质性拓扑变化。所述集成电路经由所述多个连接端子及所述至少一个假导体而结合至所述重布线路结构上。
在所述的半导体装置中，所述多个连接端子中的每一者包括：第一导电部，配置于所述多个开口中；以及第二导电部，连接至所述第一导电部，其中所述第一导电部的高度与所述第二导电部的高度的总和实质上等于所述假导体的高度。
在所述的半导体装置中，所述多个连接端子中的至少一者的直径不同于所述假导体的直径。
在所述的半导体装置中，所述假导体是电性浮动或接地的。
在所述的半导体装置中，所述重布线路结构包括：焊料掩模层、多个第一焊垫以及多个第二焊垫，其中所述多个第一焊垫中的每一者的第一部分通过在所述焊料掩模层中界定的多个第一开口而局部地暴露出且连接至所述多个连接端子，且与所述多个第一焊垫中每一者的所述第一部分连接的第二部分位于所述多个第一开口中并延伸至所述焊料掩模层的面朝所述半导体装置的表面。所述多个第二焊垫通过在所述焊料掩模层中界定的多个第二开口而至少局部地暴露出且连接至所述假导体。
在所述的半导体装置中，所述多个第一焊垫中的每一者进一步包括与所述第二部分连接的第三部分，且所述第三部分远离所述第二部分突出。
在所述的半导体装置中，所述多个第二焊垫通过所述多个第二开口而完全暴露出，且所述多个第二焊垫中的每一者与所述多个第二开口中的对应一者的侧壁间隔开。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本发明的各个方面。所属领域中的技术人员应知，他们可容易地使用本发明作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的及/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本发明的精神及范围，而且他们可在不背离本发明的精神及范围的条件下对其作出各种改变、代替及变更。