静电放电电路的制作方法

本发明涉及一种电路，且特别涉及一种静电放电(electrostaticdischarge，简称esd)电路。

背景技术：

众所周知，在互补式金属氧化物半导体的集成电路(cmosic)工艺中，为增加其速度与整合度，半导体元件尺寸会越做越小、栅极氧化层(gateoxidelayer)会越来越薄。因此，栅极氧化层的崩溃电压(breakdownvoltage)降低，且半导体元件的pn接面(pnjunction)的崩溃电压也降低。

为了避免集成电路(ic)在生产过程中被静电放电冲击(esdzapping)所损伤，在集成电路(ic)内皆会制作静电放电电路。静电放电电路提供了静电放电电流路径(esdcurrentpath)，以免静电放电流(esdcurrent)流入ic内部电路而造成损伤。

技术实现要素：

本发明涉及一种静电放电电路，连接至一垫，该静电放电电路包括：一p型晶体管，具有一第一源漏端连接至该垫，一栅极端与一第二源漏端；一n型晶体管，具有一第一源漏端连接至该p型晶体管的该第二源漏端，一栅极端与一第二源漏端连接至一第一节点；一控制电路，连接于该垫、该第一节点、该p型晶体管的栅极与该n型晶体管的栅极；其中，当该垫接收一静电放电冲击时，该控制电路提供一第一电压降至该p型晶体管且提供一第二电压降至该n型晶体管，用以开启该p型晶体管与该n型晶体管。

本发明涉及一种静电放电电路，连接至一垫，该静电放电电路包括：多个晶体管，以迭接的型式连接于该垫与一第一节点之间；以及一控制电路，连接于该垫与该第一节点、这些晶体管的栅极；其中，这些晶体管中的一第一部分包括多个p型晶体管，这些晶体管中的一第二部分包括至少一个n型晶体管；其中，当该垫接收一静电放电冲击时，该控制电路提供多个电压降至对应的这些晶体管，用以开启这些晶体管。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合附图详细说明如下：

附图说明

图1所绘示为本发明静电放电电路的第一实施例。

图2a为第一实施例静电放电电路的电压-电流曲线示意图。

图2b为本发明第一实施例静电放电电路进行人体模式测试的示意图。

图3为本发明静电放电电路的第二实施例。

图4a为第二实施例静电放电电路接收到负静电放电冲击的示意图。

图4b为第二实施例静电放电电路接收到正静电放电冲击的示意图。

图5a为第二实施例静电放电电路的电压-电流曲线示意图。

图5b为本发明第二实施例静电放电电路进行人体模式测试的示意图。

图6为本发明静电放电电路的第三实施例。

图7为本发明静电放电电路的第四实施例。

【符号说明】

100、200、300、400：静电放电电路

210、410：控制电路

140、240：内部电路

150、250：垫

具体实施方式

在非易失性存储器的编程动作或者抹除动作时，编程电压(programvoltage)或者抹除电压(erasevoltage)会供应至非易失性存储器中用以编程记忆胞或者抹除记忆胞。

通常，编程电压或者抹除电压会非常接近半导体元件的耐压，但并不会损毁半导体元件。举例来说，非易失性存储器内部电路的半导体元件为mos晶体管，其操作电压为1.8v，而编程电压为6v。虽然mos晶体管可以承受6v的电压应力(voltagestress)，但如果mos晶体管承受的电压应力再增大一些(例如7v以上)时，则mos晶体管就会有损毁的危险。

因此，在非易失性存储器中必须设计静电放电电路，且静电放电电路的开启临限电压(turnonthresholdvoltage)需要稍微大于6v，且越接近6v越好。当非易失性存储器接收到静电放电冲击(esdzapping)时，即可快速地将静电放电电流排除，以保护非易失性存储器的内部电路。

请参照图1，其所绘示为本发明静电放电电路的第一实施例。静电放电电路100与内部电路140连接于接收第一供应电压vpp的垫(pad)150与接收第二供应电压gnd的节点g之间。第一供应电压vpp由垫150输入静电放电电路100与内部电路140。第二供应电压gnd由节点g输入静电放电电路100与内部电路140。

静电放电电路100中包括一第一静电放电电流路径(firstesdcurrentpath)102与一第二静电放电电流路径(secondesdcurrentpath)104。其中，第一静电放电电流路径102包括n个二极管df1～dfn串接于第一供应电压vpp与第二供应电压gnd之间。第二静电放电电流路径104包括m个二极管dr1～drm串接于第一供应电压vpp与第二供应电压gnd之间。第二供应电压gnd可为0v。

基本上，第一静电放电电流路径102的开启临限电压(turn-onthresholdvoltage)为n×von，其中von为二极管的切入电压(cutinvoltage)，例如0.7v。因此，当第一供应电压vpp与第二供应电压gnd之间的电压差(vpp-0v)大于n×von时，第一静电放电电流路径102开启。

由以上的说明可知，第一静电放电电流路径102的开启临限电压(n×von)必需设定成大于第一供应电压vpp(例如6v)。如果将第一静电放电电流路径102的开启临限电压(n×von)设定成小于第一供应电压vpp(例如6v)，则会造成第一静电放电电流路径102的误触发(mis-trigger)。同样地，第一静电放电电流路径102的开启临限电压(n×von)必需设定成小于第二静电放电电流路径104的总崩溃垫压(m×vbj)，其中vbj为单一二极管的崩溃电压(breakdownvoltage)。如果将第一静电放电电流路径102的开启临限电压(n×von)设定成大于第二静电放电电流路径104的总崩溃垫压(m×vbj)，则会造成第二静电放电电流路径104的误触发(mis-trigger)。举例来说，当垫150接收正的静电电压时，第一静电放电电流路径102会立即开启，以避免造成第二静电放电电流路径104上的二极管崩溃。

同理，第二静电放电电流路径104开启临限电压为m×von。换句话说，当第二供应电压gnd与第一供应电压vpp之间的电压差(0v-vpp)大于m×von时，第二静电放电电流路径104开启。

举例来说，假设二极管的切入电压von为0.7v，崩溃电压vbj为4v，且内部电路140的电压操作范围为0v至6v之间。因此，静电放电电路100中，第一静电放电电流路径102至少要串接9颗(9×0.7v＝6.3v)二极管，第二静电放电电流路径104至少要串接2颗(2×4v＝8v)二极管。如此，才不会误触发第一静电放电电流路径102或者第二静电放电电流路径104。

为了防止工艺变异(processvariation)而造成二极管切入电压von的变化，可以在第一静电放电电流路径102再增加一颗二极管。如此可以确认第一静电放电电流路径102不会在正常运作时误触发。

因此，当垫150接收到正的静电放电冲击(positiveesdzapping)时，第一静电放电电流路径102开启，且静电放电电流由垫150经由第一静电放电电流路径102流至节点g。反之，当垫150接收到负的静电放电冲击(negativeesdzapping)时，第二静电放电电流路径104开启，且静电放电电流由节点g经由第二静电放电电流路径104流至垫150。

请参照图2a，其所绘示为第一实施例静电放电电路的电压-电流曲线示意图。其中，第一静电放电电流路径102中的二极管共10颗(n＝10)，第二静电放电电流路径104中的二极管共2颗(m＝2)。另外，在0v～6v之间为第一供应电压vpp的操作区间(vppoperationregion)。亦即，内部电路140接收的第一供应电压vpp如果在0v～6v之间，则静电放电电路100可以确实保护内部电路140。

当第一供应电压vpp超过6v或者低于0v时，则代表可能遭受静电放电冲击(esdzapping)，静电放电电路100会根据第一供应电压vpp的变化来动作。根据本发明的第一实施例，当第一供应电压vpp上升到达7v时，静电放电电流到达1μa，可视为第一静电放电电流路径102已开启。另外，当第一供应电压vpp下降-1.4v时，静电放电电流到达-1μa，可视为第二静电放电电流路径104已开启。

请参照图2b，其所绘示为本发明第一实施例静电放电电路进行人体模式(humanbodymode，简称hbm)测试的示意图。以人体模式(hbm)测试为例，当2kv的静电电压施加在垫150时，第一供应电压vpp会升高至12v，且静电放电电流会上升至1.33a。此时，静电放电电流可沿着开启的第一静电放电电流路径102传导至节点g。

如图2b所示，垫150在时间点t1接收到2kv的静电电压，使得第一供应电压vpp瞬间上升至12v，而第一静电放电电流路径102开启。再者，根据图2a可知，在时间点t1时的静电放电电流约为1.33a。

由于第一静电放电电流路径102已开启，将使得第一供应电压vpp在时间点t2下降至7v以下。换句话说，静电放电电路100可在4μs内将第一供应电压vpp下降至7v以下。如此，可以保护内部电路中的半导体元件不会受损。

由于静电放电电流可能流经第一静电放电电流路径102或者第二静电放电电流路径104。因此，在静电放电电路100内，必须设计大尺寸的二极管df1～dfn、dr1～drm。如此，才可以防止静电放电电流烧毁二极管df1～dfn、dr1～drm。然而，大尺寸的二极管df1～dfn、dr1～drm会有较小的寄生电阻(parasiticresistance)，使得待机漏电流(standbyleakagecurrent)增加。虽然增加第一静电放电电流路径102与第二静电放电电流路径104中串接二极管n与m的数目可以降低待机漏电流。然而，增加n与m的数目同时也会影响到第一静电放电电流路径102与第二静电放电电流路径104的开启临限电压，此时也需要一并考虑开启临限电压(n×von)与总崩溃垫压(m×vbj)是否在适用的范围。

如图2b所示，在静电放电冲击过后，第一供应电压vpp已经下降至7v以下。由于第一供应电压vpp会维持在7v附近一段时间。而在这段时间内，内部电路140内的半导体元件仍受到7v的电压应力(voltagestress)影响，将使得半导体元件的特性变差，寿命减少。

请参照图3，其所绘示为本发明静电放电电路的第二实施例。静电放电电路200与内部电路240连接于接收第一供应电压vpp的垫(pad)250与接收第二供应电压gnd的节点g之间。第一供应电压vpp由垫(pad)250输入静电放电电路200与内部电路240。第二供应电压gnd由节点g输入静电放电电路200与内部电路240。

静电放电电路200包括一控制电路210、一p型晶体管mp与一n型晶体管mn。其中，p型晶体管mp的第一源漏端连接至垫250接收第一供应电压vpp、栅极端连接至控制电路210；n型晶体管mn的第一源漏端连接至p型晶体管mp的第二源漏端、栅极端连接至控制电路210、第二源漏端接收第二供应电压gnd。另外，如图3所示，p型晶体管mp的基极端(bodyterminal)更可选择性地连接至垫250以接收第一供应电压vpp；且n型晶体管mn的基极端可选择性地连接至节点g以接收第二供应电压gnd。

再者，p型晶体管mp内有一寄生二极管(parasiticdiode)dp，其阴极(cathodeterminal)连接于p型晶体管mp的第一源极端，阳极(anodeterminal)连接于p型晶体管mp的第二源漏端。相同地，n型晶体管mn内有一寄生二极管dn，其阴极连接于n型晶体管mn的第一源极端，阳极连接于n型晶体管mn的第二源漏端。

控制电路210包括电阻r1、电阻r2、n个二极管df1～dfn。电阻r1的第一端接收第一供应电压vpp，第二端连接于节点a；电阻r2的第一端接收第二供应电压gnd，第二端连接于节点b；以及，串接的n个二极管df1～dfn连接于节点a与节点b之间。再者，p型晶体管mp的栅极连接于节点a，n型晶体管mn的栅极连接于节点b。

再者，串接的二极管df1～dfn中，第一个二极管df1的阳极连接至节点a，最后一个二极管dfn的阴极连接至节点b。而其他的二极管的阳极连接至前一个二极管的阴极，阴极连接至后一个二极管的阳极。

根据本发明的第二实施例，p型晶体管mp的第一漏源端、p型晶体管mp的沟道区域(channelregion)、p型晶体管mp的第二漏源端、n型晶体管mn的第一漏源端、n型晶体管mn的沟道区域、n型晶体管mn的第二漏源端组合成为第一静电放电电流路径。而控制电路210用来控制第一静电放电电流路径的开启与关闭。

另外，n型晶体管mn的第二漏源端、n型晶体管mn的寄生二极管dn、n型晶体管mn的第一漏源端、p型晶体管mp的第二漏源端、p型晶体管mp的寄生二极管dp、p型晶体管mp的第一漏源端组合成为第二静电放电电流路径。

举例来说，假设二极管df1～dfn、dp、dn的切入电压von为0.7v，崩溃电压vbj为4v，且内部电路240的第一供应电压vpp的操作区间(vppoperationregion)为0v至6v之间。因此，静电放电电路200中，控制电路210至少要串接9颗(9×0.7v＝6.3v)二极管，以防止第一静电放电电流路径被误触发。另外，第二静电放电电流路径串接2颗(2×4v＝8v)二极管dp、dn。如此，在内部电路240正常运作时，才不会误触发第一静电放电电流路径或者第二静电放电电流路径。

基本上，第一静电放电电流路径的开启临限电压(turnonthresholdvoltage)由控制电路210中串接的n个二极管所决定df1～dfn。举例来说，当控制电路210中串接9颗二极管，则第一供应电压vpp与第二供应电压gnd之间的电压差(vpp-0v)大于6.3v(9×0.7)时，控制电路210即可以控制第一静电放电电流路径开启。

另外，第二静电放电电流路径的开启临限电压为1.4v(2×0.7)。换句话说，当第二供应电压gnd与第一供应电压vpp之间的电压差(0v-vpp)大于1.4v时，第二静电放电电流路径开启。

请参照图4a，其所绘示为第二实施例静电放电电路接收到负静电放电冲击的示意图。当垫250接收到负的静电放电冲击时，第二静电放电电流路径开启，且静电放电电流iesd由节点g经由寄生二极管dn与dp流至垫250。

请参照图4b，其所绘示为第二实施例静电放电电路接收到正静电放电冲击的示意图。当垫250接收到正的静电放电冲击时，第一供应电压vpp快速上升。当第一供应电压vpp超过第一静电放电电流路径的开启临限电压(turnonthresholdvoltage)时，会产生负载电流(loadingcurrent)il流经控制电路210中的电阻r1产生第一电压降(voltagedrop)至p型晶体管mp的第一源漏端与栅极端，以开启p型晶体管mp。同时，负载电流(loadingcurrent)il也会流经控制电路210中的电阻r2产生第二电压降(voltagedrop)至n型晶体管mn的栅极与第二源漏端，以开启n型晶体管mn。如此，即可开启第一静电放电电流路径。因此，静电放电电流iesd由垫250经由p型晶体管mp与n型晶体管mn的沟道区域(channelregion)流至节点g。再者，静电放电电流iesd远大于负载电流il。

请参照图5a，其所绘示为第二实施例静电放电电路的电压-电流曲线示意图。其中，在0v～6v之间为第一供应电压vpp的操作区间(vppoperationregion)。亦即，内部电路240接收的第一供应电压vpp如果在0v～6v之间，则静电放电电路200可以确实保护内部电路240。

当第一供应电压vpp超过6v或者低于0v时，则代表可能遭受静电放电冲击(esdzapping)，静电放电电路200会根据第一供应电压vpp的变化来动作。根据本发明的第一实施例，当第一供应电压vpp上升到达6.3v时，静电放电电流到达1μa，可视为第一静电放电电流路径开启。另外，当第一供应电压vpp下降-0.7v时，静电放电电流到达-1μa，可视为第二静电放电电流路径开启。

请参照图5b，其所绘示为本发明第二实施例静电放电电路进行人体模式(hbm)测试的示意图。以人体模式(hbm)测试为例，当2kv的静电电压施加在垫250时，第一供应电压vpp会升高至6.5v，而静电放电电流沿着开启的第一静电放电电流路径传导至节点g。相较于第一实施例的静电放电电路100的曲线(虚线)上升至12v，第二实施例的静电放电电路200仅会让第一供应电压vpp上升至6.5v，两者之间的差异δv1约为5.5v。

如图5b所示，垫250在时间点t1接收到2kv的静电电压，而第一供应电压vpp瞬间上升至6.5v，使得第一静电放电电流路径开启。

由于第一静电放电电流路径已开启，静电放电电路200使得第一供应电压vpp在1μs时间之内下降至4v以下。相较于第一实施例的静电放电电路100的曲线(虚线)下降至6.5v，第二实施例的静电放电电路在静电放电冲击之后会维持在4v附近，两者之间的差异δv2约为2.5v。明显地，第一供应电压vpp维持在4v附近完全不会影响到内部电路240中的半导体元件。换句话说，第二实施例的静电放电电路有更好的放电效率(dischargeperformance)。

当然，为了要能够更确实地防止内部电路遭受静电放电冲击，可以再修改第二实施例。

请参照图6，其所绘示为本发明静电放电电路的第三实施例。相较于第二实施例的静电放电电路200，第三实施例的静电放电电路300中增加一个开关晶体管msw，耦接于节点c与节点d之间。

开关晶体管msw的第一源漏端连接至节点c，第二源漏端连接至节点d，栅极端接收一常低电平信号vlo(normallowsignal)。当集成电路(ic)接收电源时，开关晶体管msw栅极接收常低电平信号vlo使得开关晶体管msw开启，第一供应电压vpp可传递至内部电路240。

当集成电路(ic)未接收电源时，常低电平信号vlo为浮接状态(floating)，使得开关晶体管msw关闭，隔离节点c与节点d之间的连接。

换句话说，在集成电路(ic)未接收电源时，如垫250接收到静电放电的冲击，除了第一静电放电电流路径或者第二静电放电电流路径可开启之外，开关晶体管msw也可以防止静电放电的冲击。

另外，第二实施例静电放电电路200与第二实施例静电放电电路300中，控制电路210内的二极管df1～dfn仅用来检测第一供应电压vpp的变化，静电放电电流并不会流经这些二极管df1～dfn。因此，设计较小尺寸的二极管df1～dfn运用于控制电路210即可。相较于第一实施例的静电放电电路100，第二实施例的静电放电电路200与第三实施例静电放电电路300会有较小的布局面积(layoutarea)。

由以上的说明可知，第二实施例的静电放电电路200或第三实施例的静电放电电路300，将p型晶体管mp与n型晶体管mn迭接(cascode)于第一供应电压vpp与第二供应电压gnd之间。搭配控制电路210后，即可检测垫250上的静电放电冲击，并且有效地保护内部电路240。

虽然第二实施例的静电放电电路200或第三实施例的静电放电电路300仅介绍一个p型晶体管mp与一个n型晶体管mn迭接(cascode)于第一供应电压vpp与第二供应电压gnd之间。在此领域的技术人员可以进一步修改，而完成其他实施例。举例来说，图7为本发明静电放电电路的第四实施例。其中，静电放电电路400中的开关晶体管msw相同于图6，此处不再赘述。

静电放电电路400中，多个p型晶体管p1～p3与多个n型晶体管n1～n2迭接(cascode)于第一供应电压vpp与第二供应电压gnd之间。相同地，串接的寄生二极管dp1～dp3与dn1～dn2也连接于第一供应电压vpp与第二供应电压gnd之间。根据本发明的第四实施例，上述连接于第一供应电压vpp与第二供应电压gnd之间的多个晶体管包括二个部分。第一部分为多个p型晶体管，第二部分为至少一个n型晶体管。例如图7中的多个晶体管包括第一部分的三个p型晶体管p1～p3，第二部分的二个n型晶体管n1～n2。

再者，控制电路410连接至第一供应电压vpp、第二供应电压gnd、晶体管p1～p3与n1～n2的栅极。当垫250接收到静电放电冲击时，控制电路410提供对应的电压降至晶体管p1～p3与n1～n2的栅极，使得晶体管p1～p3与n1～n2开启。换句话说，利用控制电路410与晶体管p1～p3与n1～n2即可用来检测垫250所接收到的静电放电冲击，并有效地保护内部电路240。

当然，在此领域的技术人员可以进一步修改。例如，第四实施例中的晶体管之间也可以耦接其他电子元件(如双载子晶体管bjt或者二极管)。另外，控制电路中的二极管也可用其他类似元件来取代。举例来说，将晶体管作二极管式连接(diodeconnected)，使得晶体管具有二极管的特性。

综上所述，虽然本发明已以实施例公开如上，然其并非用以限定本发明。本发明所属领域技术人员在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视所附权利要求书界定范围为准。