本发明实施例涉及一种半导体装置。
背景技术：
在过去的几十年中，例如金属氧化物半导体(metal-oxide semiconductor，MOS)装置等半导体装置的大小及固有特征的减小已使得集成电路在速度、性能、密度单位功能的成本方面得到持续改善。根据MOS装置的设计及MOS装置的各固有特性中的一者，调制位于MOS装置的源极与漏极之间的栅极之下的沟道区的长度会更改与所述沟道区相关联的电阻，由此影响MOS装置的性能。更具体来说，缩短沟道区的长度会降低MOS装置的源极-漏极电阻，此在假定其他参数维持相对恒定的条件下可使得源极与漏极之间的电流能够在足够的电压施加至MOS装置的栅极时增大。
为了进一步增强MOS装置的性能，可在MOS装置的沟道区中引入压力(stress)以提高MOS装置的载流子迁移率(carrier mobility)，此转而使得饱和电流增大，且因此使得速度提高。所期望的是对内连线金属设计方案进行重新配置并实现更高装置密度。
然而，各金属层之间的内连可能是棘手的。为了在处于不同水平高度(level)的两个金属层之间建立连接，内连线插塞的排列可能造成单元边界(cell boundary)扩张。当单元边界向外推移时，也暗示着相邻组件之间的间隔变小。空闲加工窗口(process window)的面积会随单元边界的扩大而减小，且后续制造工艺可能遭受空间约束。
技术实现要素：
在本发明的某些实施例中，提供一种半导体装置。所述半导体装置包括：有源区，具有源极/漏极区；以及多个多晶硅条带，相互间隔开且沿跨越所述有源区的第一方向排列。所述第一方向与所述有源区的长度方向实质上垂直。第一金属图案配置于所述多晶硅条带上且沿所述第一方向排列。多个第一内连线插塞夹置于所述多晶硅条带与所述第一金属图案之间以及所述有源区与所述第一金属图案之间。所述第一内连线插塞的位置能够沿所述第一方向变化。
在本发明的某些实施例中，提供一种半导体装置。所述半导体装置包括多个多晶硅条带，所述多个多晶硅条带相互间隔开并沿第一方向延伸，所述第一方向跨越包括源极/漏极区的有源区。多个第一内连线插塞配置于所述多晶硅条带上且位于所述源极/漏极区之上。所述第一内连线插塞的位置能够沿所述第一方向变化。多条第一金属引线排列于所述第一内连线插塞及所述源极/漏极区之上且沿所述第一方向延伸。多条第二金属引线排列于所述第一金属引线之上且沿第二方向延伸。所述第一方向与所述第二方向实质上相互垂直。多个第二内连线插塞夹置于所述第一金属引线与所述第二金属引线之间。
在本发明的某些实施例中，提供一种制造半导体装置的方法。所述方法包括形成包括源极/漏极区的衬底。多个多晶硅条带相互间隔开且在第一方向上越过所述源极/漏极区。随后，在所述源极/漏极区及所述多晶硅条带之上形成多个第一内连线插塞。在所述第一内连线插塞之上形成第一金属图案。所述第一金属图案包括在所述第一方向上排列的多条第一金属引线。在所述第一金属图案之上形成多个第二内连线插塞。接下来，在所述第二内连线插塞之上形成第二金属图案。所述第二金属图案包括在与所述第一方向实质上垂直的第二方向上排列的多条第二金属引线。
附图说明
结合附图阅读以下详细说明，会最好地理解本发明的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1是说明制作根据本发明某些实施例的半导体装置的方法的流程图。
图2A是根据本发明某些实施例的半导体装置的示意性平面图。
图2B是根据本发明某些实施例的半导体装置的一部分的剖视图。
图2C是根据本发明某些实施例的半导体装置的简化内连线金属设计方案的示意性平面图。
图2D是根据本发明某些实施例的半导体装置的简化内连线金属设计方案的示意性平面图。
图3是根据本发明某些实施例的半导体装置的内连线金属设计方案的示意性平面图。
图4A是根据本发明某些实施例的集成电路的内连线金属设计方案的示意性平面图。
图4B是对图4A中区域E的放大。
图4C是对图4A中区域E的放大且标注有电路系统。
图5A是根据本发明某些实施例的示意性电路。
图5B是图5A中所示电路的简化示意性布局的平面图。
图6A是根据本发明某些实施例的示意性电路。
图6B是图6A中所示电路的示意性布局的平面图。
图7A是根据本发明某些实施例的示意性电路。
图7B是图7A中所示电路的示意性布局的平面图。
图8A是根据本发明某些实施例的示意性电路。
图8B是图8A中所示电路的示意性布局的平面图。
图9A是根据本发明某些实施例的示意性电路。
图9B是图9A中所示电路的示意性布局的平面图。
图10A是根据本发明某些实施例的示意性电路。
图10B是图10A中所示电路的示意性布局的平面图。
图11A是根据本发明某些实施例的示意性电路。
图11B是图11A中所示电路的示意性布局的平面图。
图12A是根据本发明某些实施例的示意性电路。
图12B是图12A中所示电路的示意性布局的平面图。
图13A是根据本发明某些实施例的示意性电路。
图13B是图13A中所示电路的示意性布局的平面图。
图14A是根据本发明某些实施例的示意性电路。
图14B是图14A中所示电路的示意性布局的平面图。
[符号的说明]
10：方法
11、12、13、14、15、16、17：操作
100：标准单元
100a：半导体衬底
102、204：上部边界
104：下部边界
114：切割线
116、118、216、218、218’：有源区
116a、118a、216a：源极/漏极区
120、220、224：多晶硅条带
122：虚设多晶硅条带
124：多晶硅条带
126：源极/漏极内连线区块
128：间隔壁
130：第一金属引线
132：第一金属边界引线
134：第一金属单元引线
140、IP9、IP10：第一内连线插塞
142、242：第一内连线边界插塞
144、244：第一内连线单元插塞
150：第二内连线插塞
160：第二金属引线
162：电源轨条
164：第二金属层单元引线
172：电源母线
200：标准单元
202：下部边界
214：切割线
222：虚设多晶硅条带
230：第一金属引线
232：第一金属边界引线
234：第一金属单元引线
A1、B1：晶体管
A2、B2：晶体管
D1：多晶硅节距
D2：第一金属节距
E：区域
G2：间隙
I1、I2：源极/漏极
IP0、IP1、IP2、IP3、IP4、IP5、IP6、IP7、IP8：第一内连线插塞
X：第二方向
Y：第一方向
Z：连接节点
具体实施方式
以下公开内容提供用于实作所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开内容。当然，这些仅为实例且不旨在进行限制。例如，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征及第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征，进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开内容可能在各种实例中重复使用参考编号及/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对性描述语可同样相应地进行解释。
提出一种用于增大工艺窗口且减小电阻电容的内连线金属布局。论述了各实施例及各所述实施例的变型。为易于理解，在所有各种图中及本发明的说明性实施例通篇中，类似的元件是以相同的或类似的参考编号表示。
参照图1。图1绘示制作根据本发明某些实施例的半导体装置的方法10的流程图。所述方法开始于操作11，在操作11中，形成包括源极/漏极区的衬底。所述方法继续进行至操作12，在操作12中，多个多晶硅条带相互间隔开且在第一方向上越过源极/漏极区。随后，执行操作13。在源极/漏极区及多晶硅条带之上形成多个第一内连线插塞。所述方法继续进行至操作14，在操作14中，在第一内连线插塞之上形成第一金属图案。所述第一金属图案包括在第一方向上排列的多条第一金属引线。所述方法继续进行至操作15，在操作15中，在第一金属图案之上形成多个第二内连线插塞。接下来，所述方法继续进行至操作16，在操作16中，在第二内连线插塞之上形成第二金属图案。所述第二金属图案包括在与第一方向实质上垂直的第二方向上排列的多条第二金属引线。
请参照图2A。提供具有装置区(例如，逻辑功能)的标准单元100的一部分。本文所用用语“装置区”是指衬底中与具有特定类型沟道的MOS装置相关联的区。沟道的沟道类型(n型或p型)是基于在横向电场下方展开的沟道导电类型来判定。此意指n沟道金属氧化物半导体(n-channel MOS，NMOS)装置区例如包括位于横向电场下方的n型沟道且与n型掺杂有源区及栅电极相关联。所示标准单元100包括一起运作以作为例如反相器的p沟道金属氧化物半导体(p-channel MOS，PMOS)装置与NMOS装置。此处，使用实线标记标准单元100的上部边界102及下部边界104。标准单元100包括上面形成有有源区116及118(源极/漏极区)的半导体衬底。
多个多晶硅条带120相互间隔开且在衬底(图2A中未示出)上沿第一方向延伸。为清晰起见，将第一方向标示为沿图2A中所示Y方向的一个方向。多晶硅条带120包括一对虚设(dummy)多晶硅条带122及多晶硅条带124。就图2A进行说明，虚设多晶硅条带122排列于标准单元100的右侧及左侧，且多晶硅条带124排列于各虚设多晶硅条带122之间。多晶硅条带120实质上相互平行地排列。在某些实施例中，虚设多晶硅条带122及多晶硅条带124是由多晶硅所形成。因此，本发明中所论述用语“多晶硅条带(poly strip)”也在某些实施例中被称为“PO”。用于形成虚设多晶硅条带122及多晶硅条带124的各种导电材料均落于本发明的预期范围内。例如，在各种实施例中，虚设多晶硅条带122及多晶硅条带124是由金属、金属合金、金属硅化物等形成。
在某些实施例中，多晶硅条带124被形成为MOS装置的栅极。在某些实施例中，PMOS装置包括有源区116及多晶硅条带124位于有源区116上的一部分。NMOS装置包括有源区118及多晶硅条带124位于有源区118上的一部分。半导体衬底邻近多晶硅条带124的某些部分大体上界定所述衬底的有源区116及118。本文所用用语“有源区”囊括其中存在装置的有源部分(无论所述有源部分是已经形成还是将要形成)的区。有源区116及118可用作例如半导体装置的源极区或漏极区。在某些实施例中，有源区116位于相应多晶硅条带124相对两侧处的某些部分各自形成为PMOS装置的源极/漏极区116a。在某些实施例中，有源区118位于相应多晶硅条带124相对两侧处的某些部分各自形成为NMOS装置的源极/漏极区118a。换句话说，在某些实施例中，有源区116为p型区且有源区118为n型区。
在某些实施例中，虚设多晶硅条带122各自在MOS装置中排列成虚设栅极。虚设栅极不充当任何晶体管的栅极。
仍然参照图2A。在多晶硅条带120以及有源区116及118之上形成有第一内连线插塞140。第一内连线插塞140为使得有源区116及118与随后形成的第一金属图案之间能够实现电连接的导电构件。为说明简洁起见，仅在图2A中标示出几个第一内连线插塞140(包括142及144)的参考编号。
第一内连线插塞140之上形成有第一金属图案。第一金属图案为包括第一金属引线130的导电金属层，第一金属引线130配置于多晶硅条带120之上且沿多晶硅条带120所沿方向—Y方向(第一方向)延伸。第一金属引线130包括分别配置于虚设多晶硅条带122之上的第一金属边界引线132。就图2A进行说明，在每一虚设多晶硅条带122之上有两条第一金属边界引线132，所述两条第一金属边界引线132与位于其下的虚设多晶硅条带122对齐。第一金属边界引线132的数目为至少两个，且与虚设多晶硅条带122的数目对应。在某些实施例中，第一金属边界引线132的数目为三条或更多条。如图2A中所示，存在四条第一金属边界引线132。为说明简洁起见，仅在图2A中仅标示出一个第一金属边界引线132的参考编号。
在某些实施例中，第一金属引线130进一步包括配置于有源区116、118及多晶硅条带124之上的第一金属单元引线134。为说明简洁起见，仅在图2A中标示出几个第一金属单元引线134的参考编号。给出如以上所论述的第一金属引线130的数目及排列是用于说明性目的。第一金属引线130的数目及排列可根据电路布局设计而变化。第一金属引线130的各种数目及排列均落于本发明的预期范围内。
仍然参照图2A。第一内连线插塞140排列于多晶硅条带120与第一金属图案之间且将相应MOS装置的源极区及漏极区电连接至其上的第一金属图案。更具体来说，第一内连线插塞140包括第一内连线边界插塞142及第一内连线单元插塞144。第一内连线边界插塞142夹置于虚设多晶硅条带122与第一金属边界引线132之间。第一内连线单元插塞144中的某些第一内连线单元插塞144夹置于源极/漏极区116a、118a与第一金属单元引线134之间。这些第一内连线单元插塞144用于电连接源极/漏极区116a、118a与第一金属单元引线134。第一内连线单元插塞144中的某些第一内连线单元插塞144夹置于多晶硅条带124与第一金属引线134之间。这些第一内连线单元插塞144用于电连接栅电极条带(多晶硅条带124)与其上的第一金属单元引线134。
在某些实施例中，第一内连线插塞140的位置为可变的。换句话说，第一内连线插塞140的位置可沿第一方向变化。各第一内连线插塞140可不相互对齐而是呈锯齿型态(zigzag manner)排列。第一内连线插塞140的位置取决于应建立电连接的位置。本文中详述第一内连线插塞140的排列。多晶硅条带120的取向(orientation)与第一金属引线130的取向相同，且多晶硅条带120位于第一金属引线130之下。此排列使得多晶硅条带120与第一金属引线130之间能够具有大的重叠区域。用于电连接多晶硅条带与第一金属引线130的第一内连线插塞140能够沿此重叠区域定位以进行电连接。更具体来说，第一金属单元引线134配置于多晶硅条带124之上，且第一内连线单元插塞144可沿Y方向配置于多晶硅条带124与第一金属单元引线134相互重叠的任何位置上或源极/漏极区116a、118a与第一金属单元引线134相互重叠的任何位置上。第一内连线插塞140的位置可相对任意，原因是多晶硅条带120与第一金属引线130沿相同的方向(例如，Y方向)对齐。换句话说，第一内连线插塞140以全部第一金属引线130作为连接节点。
在标准单元100的上部边界102及下部边界104处形成有切割线(cut line)114。切割线114沿第二方向(在图2A中被示作X方向)延伸。在某些实施例中，切割线114实作于多晶硅切割层(poly cut layer)(在某些实施例中也被称作“CPO”)中。在替代性实施例中，不形成且不需要切割线114。第一方向(例如，Y方向)与第二方向(例如，X方向)在平面图中实质上垂直。
参照图2B，其说明标准单元100的沿图2A中的M-M截取的简化剖视图。源极/漏极区116a形成于半导体衬底100a上。多晶硅条带120的任一侧上可形成有间隔壁128。装置多晶硅条带124排列于所述一对虚设多晶硅条带122之间。第一内连线边界插塞142配置于所述一对虚设多晶硅条带122上。第一金属边界引线132配置于第一内连线边界插塞142上、与虚设多晶硅条带122重叠。在装置单元边界内，第一内连线单元插塞144夹置于装置多晶硅条带124与第一金属单元引线134之间。另外，第一内连线单元插塞144夹置于源极/漏极区116a与第一金属单元引线134之间。
请参照图2C，其说明简化的标准单元100。多晶硅条带120中任意两个紧邻的多晶硅条带120沿第二方向(X方向)具有多晶硅节距(poly pitch)D1。多晶硅节距D1是从一个多晶硅条带至在X方向上与其紧邻的另一多晶硅条带所测得。第一金属引线130中任意两条紧邻的第一金属引线130具有第一金属节距D2。在某些实施例中，多晶硅节距D1实质上为第一金属节距D2的两倍。也就是说，第一金属节距D2窄于多晶硅节距D1，使得第一金属引线130以与多晶硅条带120相比更紧密的方式进行排列。对此进行说明，多晶硅条带120横跨两倍的第一金属节距D2以到达其相邻的多晶硅条带120。例如，虚设多晶硅条带122在其相邻的多晶硅条带124之间具有多晶硅节距D1。多晶硅节距D1相当于两倍的第一金属节距D2，且因此在同一区域中可排列有三列第一金属引线130。
请参照图2D，其说明配置于第一金属引线130之上且沿第二方向(X方向)延伸的第二金属引线160。第二金属引线160包括一对电源轨条162及第二金属层单元引线164。为说明简洁起见，仅在图2D中标示出一个第二金属层单元引线164的参考编号。
所述一对电源轨条162与多晶硅条带120及第一金属引线130相互重叠。如图2D中所示，电源轨条162具有横跨切割线114的覆盖率(coverage)。电源轨条162的一部分位于装置单元边界内，且电源轨条162的一部分位于装置单元边界外。电源轨条162在X方向上排列且叠加于多晶硅条带120的及第一金属引线130的靠近装置单元边界的某些部分上。第二金属层单元引线164排列于所述一对电源轨条162之间且在平面图中垂直于位于之下的第一金属引线130。第二金属引线160相互间隔开且相互平行。根据标准单元100的平面图，多晶硅条带120及第一金属引线130沿Y方向排列，而第二金属引线160沿X方向排列，且因此形成交错的图案。
第二内连线插塞150夹置于第一金属引线130与第二金属引线160之间。由于在平面图中第一金属引线130的排列垂直于第二金属引线160，因此第一金属引线130与第二金属引线160在某些交叉部位处相互重叠。第二内连线插塞150被配置成配置于这些重叠的交叉部位处。第二内连线插塞150不会进行使第一内连线插塞140能够沿Y方向排列的自由移动。
请参照图3，其说明在第一方向(Y方向)上配置于第二金属引线160之上的多条电源母线172。电源母线172配置于比第一金属层及第二金属层高的第三水平高度。在某些方式中，电源母线与单元输入/输出(input/output，I/O)引脚配置于相同的水平高度，且电源母线与单元输入/输出引脚无法相互重叠。因此，接着会形成其中放置有电源母线的单元禁放区(cell placement forbidden zone)。所述单元禁放区会危及其中放置有单元输入/输出引脚的区域，因此使得芯片面积(chip area)变小。
相较于以上方式，如以上在本说明中所论述，电源母线172配置于第一金属层及第二金属层上方。对此进行说明，当电源母线172配置于一个金属层中时，单元输入/输出引脚则配置于不同于电源母线172的较低的水平高度，且不会扰乱其中放置有单元输入/输出引脚的区域。因此在此种排列中不会有单元禁放区。
请参照图4A，其说明根据本发明某些实施例的具有集成电路的内连线金属设计方案的标准单元200。
标准单元200相似于单元100，标准单元200包括沿Y方向配置的一对虚设多晶硅条带222、多晶硅条带224。第一金属边界引线232与虚设多晶硅条带222相互重叠。第一金属单元引线234沿Y方向配置且横跨有源区216、218。以实线标记下部边界及上部边界202、204，且切割线214分别与下部边界及上部边界202、204对齐。在图4A中，在上部边界202处在与切割线214相对的一侧上示出有源区218’。如先前所论述，标准单元200可在Y方向上与另一单元邻接。当两个单元沿Y方向相邻且相互对齐时，在相对于切割线214来说的相对两侧上会放置有两个有源区216、218’。在图4B中示出说明图4A中的区域E的片断放大图。
请参照图4B，其说明标准单元200的区域E的片断放大图。切割线214的一部分位于标准单元200内且另一部分位于标准单元200外。如图4B中所示，切割线214位于标准单元200外的部分是位于贴靠标准单元200的其他标准单元中。
有源区216、218’之间的空间被称为有源区间隔G。切割线214与有源区216具有预定间隙G2。类似地，切割线214与有源区218’具有预定间隙G2。间隙G2为用于制作加工的窗口(window of fabrication processing)。
在某些方式中，第一金属引线排列于多晶硅条带之上且在平面图中垂直于位于之下的多晶硅条带，且第一金属引线与多晶硅条带的交叉部位接纳第一内连线边界插塞。经常地，第一内连线边界插塞会配置于装置单元边界处，原因是第一金属引线与多晶硅条带之间的交叉部位仅具有有限选择。当第一内连线边界插塞配置于装置单元边界处时，切割线须为第一内连线边界插塞腾出空间且从装置单元边界偏置，进而相对于所述装置单元边界向外偏移。这样一来，切割线与贴靠单元的有源区之间的间隙收缩，从而使得工艺窗口变小且被压缩。此种变小且被压缩的工艺窗口会增大制作挑战。
相较于以上方式，就图4B进行说明，虚设多晶硅条带222与第一金属边界引线232在相同的方向(即，第一方向(Y方向))上排列且相互重叠。第一内连线边界插塞242配置于其中虚设多晶硅条带222与第一金属边界引线232相互重叠的任意位置处。第一内连线边界插塞242的配置自由度使得能够实现较大的固定间隙G2。在某些实施例中，切割线214与装置单元边界202对齐而不出现偏置，原因是第一内连线边界插塞242不与切割线214竞争有源区间隔G。切割线214具有与位于相对两侧上的所述两个有源区216、218’间隔开的固定间隙G2，且固定间隙G2确保存在足够用于后续制作的工艺窗口。在某些实施例中，第一内连线插塞240的放置沿Y方向变化，而有源区间隔G是可预测的及固定的。
请参照图4C，其说明标准单元200的位于图4A中的区域E处的等效电路。如先前所论述，第一金属引线230在与多晶硅条带220平行的第一方向(Y方向)上排列。此种排列会有利地得到另一益处。对此进行说明，第一金属单元引线234轻易地与位于其下的源极/漏极区216a对齐，源极/漏极区216a形成于每两个紧邻的多晶硅条带220(例如，多晶硅条带222及224)之间。第一内连线单元插塞244只要夹置于多晶硅条带220与第一金属引线230之间便会将叠加的源极/漏极区216a电连接至第一金属单元引线234。
此外，在所述布局设计中可获得对第一内连线单元插塞244更宽范围的选择。例如，第一内连线单元插塞244配置于源极/漏极区216a之上，且第一内连线单元插塞244还配置于源极/漏极区216a正上方。在此种情形中，耦合电感可大幅减小，原因是源极/漏极区216a与第一金属单元引线234之间的走线路径(routing path)因直接重叠的架构而缩短。耦合电容的减小可提高装置运作速度。
请参照图5A及图5B，其使用标准单元100及/或200来实现内连线金属设计方案。图5A说明传输门电路(transmission gate circuit)的电路，且图5B说明图5A中的电路的简化布局。如图5B中所示，电连接有四个晶体管。在某些实施例中，PMOS装置形成有有源区116，而NMOS装置形成有有源区118。对此进行说明，PMOS晶体管A1电连接至NMOS晶体管A2，且PMOS晶体管B1电连接至NMOS晶体管B2。PMOS晶体管A1的源极/漏极I1电连接至NMOS晶体管B2的源极/漏极I1。PMOS晶体管B1的源极/漏极I2电连接至NMOS晶体管A2的源极/漏极I2。PMOS晶体管A1及B1与NMOS晶体管A2及B2在连接节点Z处电连接于一起。本文中进一步详述图5A中的传输门电路的各种电路及布局设计的实施例。
请参照图6A及图6B。图6A是图6B中所示布局的电路结构。在图6B中，在相对两端配置有一对虚设多晶硅条带122，且沿第一方向(Y方向)在所述一对虚设多晶硅条带122之间配置有两个装置多晶硅条带124。装置多晶硅条带124被切割线114分隔，且因此所述两个装置多晶硅条带124被切割成四个物理上断开(physically disconnected)的装置多晶硅条带124。第一金属引线132、134及四个第二金属引线164被配置成与图2A中所示者相似的图案。在图6B中标注有10个第一内连线插塞IP0至IP9。第一内连线插塞IP0至IP9形成于Z方向上且将多晶硅条带120电连接至第一金属引线130。为清晰起见，在图中将第二内连线插塞示作被粗实线封闭的正方形，所述第二内连线插塞将第一金属引线130(包括第一金属引线132及134)电连接至第二金属引线164。第一内连线插塞与第二内连线插塞在其中相互重叠的位置被各自示作被粗实线正方形封闭的叉形标记。
图6B中所示布局包括与图6A中所示PMOS晶体管A1及B1以及NMOS晶体管A2及B2对应的PMOS晶体管A1及B1以及NMOS晶体管A2及B2。为说明简洁起见，如图6B中所示，仅在对应的装置多晶硅条带124处标记晶体管A1、B1、A2及B2。图5B所示从PMOS晶体管A1至NMOS晶体管A2的走线路径是PMOS晶体管A1开始。对此进行说明，信号接着在Z方向上穿过IP1到达第一金属引线134，且所述信号接下来经由第二内连线插塞进一步到达第二金属引线164。进一步沿所述路径，信号横穿第二金属引线164且向下返回至配置于虚设多晶硅条带122之上的第一金属引线132。信号接着在Y方向上行进至另一第二内连线插塞并到达另一第二金属引线164。沿第二金属引线164行进的信号接着在其路径半途被发射。信号接着经由第二内连线插塞及与其对应第二内连线插塞相互重叠的第一内连线插塞IP4向下行进至第一金属引线134。信号接着抵达其中配置有NMOS晶体管A2的多晶硅条带124。
图6B所示从PMOS晶体管B1至NMOS晶体管B2的走线路径是从PMOS晶体管B1开始。对此进行说明，信号接着在Z方向上穿过IP2到达第一金属引线134，且所述信号接下来经由与其对应第一内连线插塞IP2相互重叠的第二内连线插塞进一步到达第二金属引线164。进一步沿所述路径，信号横穿第二金属引线164且向下返回至配置于虚设多晶硅条带122之上的第一金属引线132。信号接着在Y方向上行进至另一第二内连线插塞以到达第二金属引线164，且在第二金属引线164上沿Y方向的反方向行进。沿第二金属引线164行进的信号接着在有源区118中行进。信号接着经由第二内连线插塞及第一内连线插塞IP3向下行进至第一金属引线134。信号接着抵达其中配置有NMOS晶体管B2的多晶硅条带124。
图6B所示从PMOS晶体管A1的源极/漏极I1至NMOS晶体管B2的源极/漏极I1的走线路径是从PMOS晶体管A1的源极/漏极I1开始。对此进行说明，信号在Z方向上穿过IP5到达第一金属引线134，且所述信号接下来一路沿第一金属引线134在Y方向上行进并到达第一内连线插塞IP8。信号向下行进至其中定位有NMOS晶体管B2的源极/漏极I1的源极/漏极区118a。
图6B所示从PMOS晶体管B1的源极/漏极I2至NMOS晶体管A2的源极/漏极I2的走线路径是从PMOS晶体管B1的源极/漏极I2开始。对此进行说明，信号在Z方向上穿过IP7到达第一金属引线134，且所述信号接下来一路沿第一金属引线134在Y方向上行进并到达第一内连线插塞IP0。信号向下行进至其中定位有NMOS晶体管A2的源极/漏极I2的源极/漏极区118a。
图6B所示从PMOS晶体管A1与PMOS晶体管B1的连接节点Z至NMOS晶体管A2与NMOS晶体管B2的连接节点Z的走线路径是从PMOS晶体管A1与PMOS晶体管B1的连接节点Z开始。对此进行说明，信号在Z方向上穿过IP6到达第一金属引线134，且所述信号接下来一路沿第一金属引线134在Y方向上行进并到达第一内连线插塞IP9。信号向下行进至其中定位有连接节点Z的源极/漏极区118a。
请参照图7A及图7B。图7A是图7B中所示布局的电路结构。在图7B中，在相对两端配置有一对虚设多晶硅条带122，且沿第一方向(Y方向)在所述一对虚设多晶硅条带122之间配置有两个装置多晶硅条带124。第一金属引线132、134也在Y方向上排列。不同于图6B中所示布局，第一金属单元引线134呈不同的图案。如图7B中所示，第一金属单元引线134中位于I1与I2之间的每一者被分隔成两部分。配置有呈与图6B中所示者相似的图案的四个第二金属引线164。在图7B中标注有8个内连线插塞IP0至IP7。
图7B所示从PMOS晶体管A1至NMOS晶体管A2的走线路径是从PMOS晶体管A1开始。对此进行说明，由于多晶硅条带124未被切割线切割，因此信号沿多晶硅条带124直线行进至NMOS晶体管A2。
相似地，图7B所示从PMOS晶体管B1至NMOS晶体管B2的走线路径是从PMOS晶体管B1开始。对此进行说明，信号沿多晶硅条带124直线行进至NMOS晶体管B2。
图7B所示从PMOS晶体管A1的源极/漏极I1至NMOS晶体管A2的源极/漏极I1的走线路径是从PMOS晶体管A1的源极/漏极I1开始。对此进行说明，信号在Z方向上穿过IP3到达第一金属引线134并直线穿过以到达与其对应第一内连线插塞IP3相互重叠的第二内连线插塞，直至到达第二金属引线164。信号接着横穿第二金属引线164且向下返回至配置于虚设多晶硅条带122之上的第一金属引线132。信号接着在Y方向上行进至另一第二内连线插塞并到达另一第二金属引线164。接着，信号沿第二金属引线164在X方向上行进至另一第二内连线插塞，进而到达第一金属引线134。信号接着经由第一内连线插塞IP6进入有源区118进而到达源极/漏极区118a，并且到达NMOS晶体管A2的源极/漏极I1。
图7B所示从PMOS晶体管B1的源极/漏极I2至NMOS晶体管A2的源极/漏极I2的走线路径是从PMOS晶体管B1的源极/漏极I2开始。对此进行说明，信号在Z方向上穿过IP5到达第一金属引线134并直线穿过以到达与其对应第一内连线插塞IP5相互重叠的第二内连线插塞、直至到达第二金属引线164。信号接着横穿第二金属引线164且向下返回至配置于虚设多晶硅条带122之上的第一金属引线132。信号接着在Y方向上行进至另一第二内连线插塞并到达另一第二金属引线164。接着，信号沿第二金属引线164在X方向上行进至另一第二内连线插塞，进而到达第一金属引线134。信号接着经由与其对应第二内连线插塞相互重叠的第一内连线插塞IP0进入有源区118并行进至源极/漏极区118a，并且到达NMOS晶体管A2的源极/漏极I2。
图7B所示从PMOS晶体管A1与PMOS晶体管B1的连接节点Z至NMOS晶体管A2与NMOS晶体管B2的连接节点Z的走线路径是从PMOS晶体管A1与PMOS晶体管B1的连接节点Z开始。对此进行说明，信号在Z方向上穿过IP4到达第一金属引线134，且所述信号接下来一路沿第一金属引线134在Y方向上行进并到达第一内连线插塞IP7。信号向下行进至其中定位有NMOS晶体管A2与NMOS晶体管B2的连接节点Z的源极/漏极区118a。
请参照图8A及图8B。图8A是图8B中所示布局的电路结构。在图8B中，在相对两端配置有一对虚设多晶硅条带122，且沿第一方向(Y方向)在所述一对虚设多晶硅条带122之间配置有三个装置多晶硅条带124。所述三个装置多晶硅条带124中的两者被切割线114分隔，且因此所述两个装置多晶硅条带124被切割成四个物理上断开的装置多晶硅条带124。第一金属引线132、134及四个第二金属引线164被配置成与图2A中所示者相似的图案。在图8B中标注有9个第一内连线插塞IP0至IP8。另外，在装置多晶硅条带124的相对两侧上在两个源极/漏极区之间配置有源极/漏极内连线区块126。
图8B所示从PMOS晶体管A1至NMOS晶体管A2的走线路径是从PMOS晶体管A1开始。对此进行说明，信号接着在Z方向上穿过IP1到达第一金属引线134，且所述信号接下来经由第二内连线插塞进一步到达第二金属引线164。进一步沿所述路径，信号在X方向上横穿第二金属引线164且向下返回至第一金属引线134。信号接着在Y方向上行进至第一内连线插塞IP4并接着抵达其中配置有NMOS晶体管A2的多晶硅条带124。
图8B所示从PMOS晶体管B1至NMOS晶体管B2的走线路径是从PMOS晶体管B1开始。对此进行说明，信号接着经由多晶硅条带124而直线到达晶体管B2。
图8B所示从PMOS晶体管A1的源极/漏极I1至NMOS晶体管B2的源极/漏极I1的走线路径是从PMOS晶体管A1的源极/漏极I1开始。对此进行说明，信号在Z方向上穿过IP4到达第一金属引线134，且所述信号接下来一路沿第一金属引线134在Y方向上行进并到达第一内连线插塞IP7。信号向下行进至源极/漏极区118a并越过源极/漏极内连线区块126到达其中定位有NMOS晶体管B2的源极/漏极I1的相邻源极/漏极区118a。
图8B所示从PMOS晶体管B1的源极/漏极I2到NMOS晶体管A2的源极/漏极I2的走线路径是从PMOS晶体管B1的源极/漏极I2开始。对此进行说明，来自源极/漏极区116a的信号在Z方向上穿过IP6到达第一金属引线134，且所述信号接下来一路沿第一金属引线134在Y方向上行进并到达第一内连线插塞IP0。信号向下行进至其中定位有NMOS晶体管A2的源极/漏极I2的源极/漏极区118a。
图8B所示从PMOS晶体管A1与PMOS晶体管B1的连接节点Z至NMOS晶体管A2与NMOS晶体管B2的连接节点Z的走线路径是从PMOS晶体管A1与PMOS晶体管B1的连接节点Z开始。对此进行说明，来自源极/漏极区116a的信号在Z方向上穿过IP5到达第一金属引线134，且所述信号接下来一路沿第一金属引线134在Y方向上行进并到达第二内连线插塞以到达第二金属引线164。信号接着在有源区118内在X方向上行进并经由第二内连线插塞及内连线插塞IP8向下行进至第一金属引线134。信号接着抵达其中定位有连接节点Z的源极/漏极区118a。
请参照图9A及图9B。图9A是图9B中所示布局的电路结构。在图9B中，在相对两端配置有一对虚设多晶硅条带122，且沿第一方向(Y方向)在所述一对虚设多晶硅条带122之间配置有三个装置多晶硅条带124。装置多晶硅条带124被切割线114分隔，且因此存在六个物理上断开的装置多晶硅条带124。第一金属引线132、134及四个第二金属引线164被配置成与图2A中所示者相似的图案。在图9B中标注有11个第一内连线插塞IP0至IP10。另外，在装置多晶硅条带124的相对两侧上在两个源极/漏极区之间配置有源极/漏极内连线区块126。
图9B所示从PMOS晶体管A1至NMOS晶体管A2的走线路径是从PMOS晶体管A1开始。对此进行说明，信号接着在Z方向上穿过IP1到达第一金属引线134，且所述信号接下来经由与第一内连线插塞IP1相互重叠的第二内连线插塞进一步到达第二金属引线164。进一步沿所述路径，信号横穿第二金属引线164且向下返回至配置于虚设多晶硅条带122之上的第一金属引线132。信号接着在Y方向上行进至另一第二内连线插塞并行进至另一第二金属引线164。在有源区118中在X方向上沿第二金属引线164行进的信号接着经由第二内连线插塞向下行进至第一金属引线134。进一步沿所述路径行进会遇到第一内连线插塞IP4，且信号接着抵达其中配置有NMOS晶体管A2的多晶硅条带124。
图9B所示从PMOS晶体管B1至NMOS晶体管B2的走线路径是从PMOS晶体管B1开始。对此进行说明，信号接着在Z方向上穿过IP2到达第一金属引线134，且所述信号接下来经由与其对应第一内连线插塞IP2相互重叠的第二内连线插塞进一步到达第二金属引线164。进一步沿所述路径，信号横穿第二金属引线164且向下返回至配置于虚设多晶硅条带122之上的第一金属引线132。信号接着在Y方向上行进至另一第二内连线插塞以到达另一第二金属引线164。沿第二金属引线164行进的信号接着经由第二内连线插塞及与其对应第二内连线插塞相互重叠的第一内连线插塞IP3向下行进至第一金属引线134。信号接着抵达其中配置有NMOS晶体管B2的多晶硅条带124。
图9B所示从PMOS晶体管A1的源极/漏极I1至NMOS晶体管B2的源极/漏极I1的走线路径是从PMOS晶体管A1的源极/漏极I1开始。对此进行说明，来自源极/漏极区116a的信号在Z方向上穿过IP5到达第一金属引线134，且所述信号接下来一路沿第一金属引线134在Y方向上行进并到达第一内连线插塞IP9。信号向下行进至源极/漏极区118a并越过源极/漏极内连线区块126到达其中定位有NMOS晶体管B2的源极/漏极I1的相邻源极/漏极区118a。
图9B所示从PMOS晶体管B1的源极/漏极I2至NMOS晶体管A2的源极/漏极I2的走线路径是从PMOS晶体管B1的源极/漏极I2开始。对此进行说明，来自源极/漏极区116a的信号在Z方向上穿过IP8到达第一金属引线134，且所述信号接下来一路沿第一金属引线134在Y方向上行进并到达第一内连线插塞IP0。信号向下行进至其中定位有NMOS晶体管A2的源极/漏极I2的源极/漏极区118a。
图9B所示从PMOS晶体管A1与PMOS晶体管B1的连接节点Z至NMOS晶体管A2与NMOS晶体管B2的连接节点Z的走线路径是从PMOS晶体管A1与PMOS晶体管B1的连接节点Z开始。对此进行说明，信号在Z方向上穿过IP6到达第一金属引线134，且所述信号接下来经由源极/漏极内连线区块126越过多晶硅条带124到达第一内连线插塞IP7。信号向下行进至其中定位有NMOS晶体管A2与NMOS晶体管B2的连接节点Z的源极/漏极区118a。
请参照图10A及图10B。图10A是图10B中所示布局的电路结构。在图10B中，在相对两端配置有一对虚设多晶硅条带122，且沿第一方向(Y方向)在所述一对虚设多晶硅条带122之间配置有四个装置多晶硅条带124。第一金属引线132、134及四个第二金属引线164被配置成与图2A中所示者相似的图案。在图10B中标注有10个第一内连线插塞IP0至IP9。
图10B所示从PMOS晶体管A1至NMOS晶体管A2的走线路径是从PMOS晶体管A1开始。对此进行说明，信号接着在Z方向上穿过IP1到达第一金属引线134，且所述信号接下来经由第二内连线插塞进一步到达第二金属引线164。进一步沿所述路径，信号在X方向上横穿第二金属引线164且向下返回至第一金属引线134。信号接着在Y方向上行进至第一内连线插塞IP4并接着抵达其中配置有NMOS晶体管A2的多晶硅条带124。
图10B所示从PMOS晶体管B1至NMOS晶体管B2的走线路径是从PMOS晶体管B1开始。对此进行说明，信号接着在Z方向上穿过IP2到达第一金属引线134，且所述信号接下来经由第二内连线插塞进一步到达第二金属引线164。进一步沿所述路径，信号在X方向上横穿第二金属引线164且经由另一第二内连线插塞向下返回至第一金属引线134。信号接着在Y方向上行进至第一内连线插塞IP3并接着抵达其中配置有NMOS晶体管B2的多晶硅条带124。
图10B所示从PMOS晶体管A1的源极/漏极I1至NMOS晶体管B2的源极/漏极I1的走线路径是从PMOS晶体管A1的源极/漏极I1开始。对此进行说明，信号接着在Z方向上穿过IP5到达第一金属引线134。接下来，信号沿第一金属引线134在Y方向上行进并到达第二内连线插塞、直至到达第二金属引线164。信号接着在X方向上横穿第二金属引线164并经由另一第二内连线插塞沿第一金属引线134行进。信号经由与其对应第二内连线插塞相互重叠的第一内连线插塞IP8进入有源区118并行进至源极/漏极区118a，并且到达NMOS晶体管B2的源极/漏极区118a上的源极/漏极I1。
图10B所示从PMOS晶体管B1的源极/漏极I2至NMOS晶体管A2的源极/漏极I2的走线路径是从PMOS晶体管B1的源极/漏极I2开始。对此进行说明，来自源极/漏极区116a的信号在Z方向上穿过IP8到达第一金属引线134，且所述信号接下来一路沿第一金属引线134在Y方向上行进并到达第一内连线插塞IP0。信号向下行进至其中定位有NMOS晶体管A2的源极/漏极I2的源极/漏极区118a。
图10B所示从PMOS晶体管A1与PMOS晶体管B1的连接节点Z至NMOS晶体管A2与NMOS晶体管B2的连接节点Z的走线路径是从PMOS晶体管A1与PMOS晶体管B1的连接节点Z开始。来自源极/漏极区116a的信号在Z方向上穿过IP6到达第一金属引线134并经由与第一内连线插塞IP6相互重叠的第二内连线插塞而直线行进至第二金属引线164。信号接下来沿第二金属引线164在X方向上行进并行进至第二内连线插塞以到达第一金属引线134。信号接着在Y方向上行进且向下行进于第一内连线插塞IP9并抵达其中定位有连接节点Z的源极/漏极区118a。
请参照图11A及图11B。图11A是图11B中所示布局的电路结构。在图11B中，在相对两端配置有一对虚设多晶硅条带122，且沿第一方向(Y方向)在所述一对虚设多晶硅条带122之间配置有两个装置多晶硅条带124。两个装置多晶硅条带124被切割线114分隔，且因此所述两个装置多晶硅条带124被切割成四个物理上断开的有源装置多晶硅条带124。第一金属引线132、134有三列，且第二金属引线164有五行。第一金属引线及第二金属引线被配置成与图2A中所示者相似的图案。在图11B中标注有10个第一内连线插塞IP0至IP9。第一内连线插塞IP0至IP9在Z方向上电连接于多晶硅条带120与第一金属引线130之间。
图11B所示从PMOS晶体管A1至NMOS晶体管A2的走线路径是从PMOS晶体管A1开始。对此进行说明，信号接着在Z方向上穿过IP1到达第一金属引线134，且所述信号接下来经由第二内连线插塞进一步到达第二金属引线164。进一步沿所述路径，信号横穿第二金属引线164且向下返回至配置于虚设多晶硅条带122之上的第一金属引线132。信号接着在Y方向上行进至另一第二内连线插塞并行进至另一第二金属引线164。沿第二金属引线164行进的信号接着在其路径半途被发射。信号接着经由第二内连线插塞及与其对应第二内连线插塞相互重叠的第一内连线插塞IP4向下行进至第一金属引线134。信号接着抵达其中配置有NMOS晶体管A2的多晶硅条带124。
图11B所示PMOS晶体管B1至NMOS晶体管B2的走线路径是从PMOS晶体管B1开始。对此进行说明，信号接着在Z方向上穿过IP2到达第一金属引线134，且所述信号接下来经由与其对应第一内连线插塞IP2相互重叠的第二内连线插塞进一步到达第二金属引线164。进一步沿所述路径，信号横穿第二金属引线164且向下返回至配置于虚设多晶硅条带122之上的第一金属引线132。信号接着在Y方向上行进至另一第二内连线插塞以到达第二金属引线164，并在第二金属引线164上沿Y方向的反方向行进。沿第二金属引线164行进的信号接着在有源区118中行进。信号接着经由第二内连线插塞及第一内连线插塞IP3向下行进至第一金属引线134。信号接着抵达其中配置有NMOS晶体管B2的多晶硅条带124。
图11B所示从PMOS晶体管A1的源极/漏极I1至NMOS晶体管B2的源极/漏极I1的走线路径是从PMOS晶体管A1的源极/漏极I1开始。对此进行说明，来自源极/漏极区116a的信号在Z方向上穿过IP5到达第一金属引线134，且所述信号接下来一路沿第一金属引线134在Y方向上行进并到达第一内连线插塞IP8。信号向下行进至其中定位有NMOS晶体管B2的源极/漏极I1的源极/漏极区118a。
图11B所示从PMOS晶体管B1的源极/漏极I2至NMOS晶体管A2的源极/漏极I2的走线路径是从PMOS晶体管B1的源极/漏极I2开始。对此进行说明，来自源极/漏极区116a的信号在Z方向上穿过IP7到达第一金属引线134，且所述信号接下来一路沿第一金属引线134在Y方向上行进并到达第一内连线插塞IP0。信号向下行进至其中定位有NMOS晶体管A2的源极/漏极I2的源极/漏极区118a。
图11B所示从PMOS晶体管A1与PMOS晶体管B1的连接节点Z至NMOS晶体管A2与NMOS晶体管B2的连接节点Z的走线路径是从PMOS晶体管A1的源极/漏极区116a处的连接节点Z开始。对此进行说明，信号在Z方向上穿过IP6到达第一金属引线134，且所述信号接下来一路沿第一金属引线134在Y方向上行进并到达第一内连线插塞IP9。信号向下行进至其中定位有连接节点Z的源极/漏极区118a。
请参照图12A及图12B。图12A是图12B中所示布局的电路结构。在图12B中，在相对两端配置有一对虚设多晶硅条带122，且沿第一方向(Y方向)在所述一对虚设多晶硅条带122之间配置有三个装置多晶硅条带124。如图12B中所示，第一金属引线132、134有9列，且第二金属引线164有5行。第一金属引线130及第二金属引线160被配置成与图2A中所示者相似的图案。在图12B中标注有9个第一内连线插塞IP0至IP8。
图12B所示从PMOS晶体管A1至NMOS晶体管A2的走线路径是从PMOS晶体管A1开始。对此进行说明，信号接着在Z方向上穿过IP1到达第一金属引线134，且所述信号接下来经由第二内连线插塞进一步到达第二金属引线164。进一步沿所述路径，信号在X方向上横穿第二金属引线164且经由另一第二内连线插塞返回至第一金属引线134。信号接着在Y方向上行进至第一内连线插塞IP4并接着抵达其中配置有NMOS晶体管A2的多晶硅条带124。
图12B所示从PMOS晶体管B1至NMOS晶体管B2的走线路径是从PMOS晶体管B1开始。信号接着经由多晶硅条带124直线行进至NMOS晶体管B2。
图12B所示从PMOS晶体管A1的源极/漏极I1至NMOS晶体管B2的源极/漏极I1的走线路径是从PMOS晶体管A1的源极/漏极I1开始。对此进行说明，信号在Z方向上穿过IP4到达第一金属引线134，且所述信号接下来一路沿第一金属引线134在Y方向上行进并到达第二内连线插塞以到达第二金属引线164。信号在Y方向上行进并步进至另一第二内连线插塞并且进一步到达第一内连线插塞IP7以到达第一金属引线134。接下来，信号抵达其中定位有NMOS晶体管B2的源极/漏极I1的源极/漏极区118a。
图12B所示从PMOS晶体管B1的源极/漏极I2至NMOS晶体管A2的源极/漏极I2的走线路径是从PMOS晶体管B1的源极/漏极I2开始。信号在Z方向上穿过IP6到达第一金属引线134并经由第二内连线插塞而直线到达第二金属引线164。信号接下来在X方向上行进直至遇到另一第二内连线插塞为止并步进至第一金属引线134。信号接着一路沿第一金属引线134在Y方向上行进并到达第一内连线插塞IP0以到达其中定位有NMOS晶体管A2的源极/漏极I2的源极/漏极区118a。
图12B所示从PMOS晶体管A1与PMOS晶体管B1的连接节点Z至NMOS晶体管A2与NMOS晶体管B2的连接节点Z的走线路径是从PMOS晶体管A1与PMOS晶体管B1的连接节点Z开始。对此进行说明，来自源极/漏极区116a的信号在Z方向上穿过IP5到达第一金属引线134，且所述信号接下来沿第一金属引线134在Y方向上行进并到达第二内连线插塞以到达第二金属引线164。信号接着在X方向上行进并经由第二内连线插塞步进至与虚设多晶硅条带122相互重叠的第一金属引线132。信号接着在Y方向上行进而到达另一第二内连线插塞以到达第二金属引线164。信号接着在X方向上在有源区118中行进并沿第二内连线插塞行进并且进一步沿第一内连线插塞IP8行进以抵达其中定位有连接节点Z的源极/漏极区118a。
请参照图13A及图13B。图13A是图13B中所示布局的电路结构。在图13B中，在相对两端配置有一对虚设多晶硅条带122，且沿第一方向(Y方向)在所述一对虚设多晶硅条带122之间配置有四个装置多晶硅条带124。就图13B进行说明，十一列第一金属引线132、134及五行第二金属引线164被配置成与图2A中所示者相似的图案。在图13B中标注有10个第一内连线插塞IP0至IP9。
图13B所示从PMOS晶体管A1至NMOS晶体管A2的走线路径是从装置的PMOS晶体管A1开始。信号接着在Z方向上穿过IP1到达第一金属引线134，且所述信号接下来经由第二内连线插塞进一步到达第二金属引线164。进一步沿所述路径，信号在X方向上横穿第二金属引线164且经由另一第二内连线插塞向下返回至第一金属引线134。信号接着在Y方向上行进至第一内连线插塞IP4以到达多晶硅条带124。进一步沿Y方向，信号抵达其中配置有NMOS晶体管A2的位置。
图13B所示从PMOS晶体管B1至NMOS晶体管B2的走线路径是从装置的PMOS晶体管B1开始。对此进行说明，信号接着在Z方向上穿过IP2到达第一金属引线134，且所述信号接下来经由第二内连线插塞进一步到达第二金属引线164。进一步沿所述路径，信号在X方向上横穿第二金属引线164且经由另一第二内连线插塞向下返回至第一金属引线134。信号接着在Y方向上行进至第一内连线插塞IP3并接着抵达有源多晶硅条带124。进一步沿Y方向，信号抵达NMOS晶体管B2。
图13B所示从PMOS晶体管A1的源极/漏极I1至NMOS晶体管B2的源极/漏极I1的走线路径是从PMOS晶体管A1的源极/漏极I1开始。对此进行说明，信号接着在Z方向上穿过IP5到达第一金属引线134。接下来，信号沿第一金属引线134在Y方向上行进并到达第二内连线插塞、直至到达第二金属引线164。信号接着在X方向上横穿第二金属引线164并经由另一第二内连线插塞沿第一金属引线134行进。信号经由与其对应第二内连线插塞相互重叠的第一内连线插塞IP8进入有源区118并行进至源极/漏极区118a，并且到达NMOS晶体管B2的源极/漏极区118a上的源极/漏极I1。
图13B所示从PMOS晶体管B1的源极/漏极I2至NMOS晶体管A2是源极/漏极I2的走线路径是从PMOS晶体管B1的源极/漏极I2开始。对此进行说明，来自源极/漏极区116a的信号在Z方向上穿过IP7到达第一金属引线134，且所述信号接下来直线行进至重叠的第二内连线插塞以到达第二金属引线164。信号一路沿第二金属引线164在X方向上行进并到达另一第二内连线插塞以到达第一金属引线134。接着，沿第一金属引线134进一步沿Y方向行进的信号达到第一内连线插塞IP0。信号向下行进至其中定位有NMOS晶体管A2的源极/漏极I2的源极/漏极区118a。
图13B所示从PMOS晶体管A1与PMOS晶体管B1的连接节点Z至NMOS晶体管A2与NMOS晶体管B2的连接节点Z的走线路径是从PMOS晶体管A1与PMOS晶体管B1的连接节点Z开始。对此进行说明，来自源极/漏极区116a的信号在Z方向上穿过IP6到达第一金属引线134。接着，在Y方向上沿第一金属引线134行进至第二内连线插塞。穿过第二内连线插塞到达第二金属引线164。在X方向上沿第二金属引线164行进的信号接着再次步进至第一金属引线134并沿Y方向行进以到达第一内连线插塞IP9并且抵达其中定位有连接节点Z的源极/漏极区118a。
请参照图14A及图14B。图14A是图14中所示布局的电路结构。在图14B中，在相对两端配置有一对虚设多晶硅条带122，且沿第一方向(Y方向)在所述一对虚设多晶硅条带122之间配置有三个装置多晶硅条带124。所述三个装置多晶硅条带124被切割线114分隔，且因此所述三个有源装置多晶硅条带124被切割成六个物理上断开的有源装置多晶硅条带124。就图14B进行说明，第一金属引线132、134及五行第二金属引线164被配置成与图2A中所示者相似的图案。在图14B中标注有10个第一内连线插塞IP0至IP9。在有源区118处配置有源极/漏极区区块126。
图14B所示从PMOS晶体管A1至NMOS晶体管A2的走线路径是从PMOS晶体管A1开始。对此进行说明，信号接着在Z方向上穿过IP1到达第一金属引线134，且所述信号接下来经由第二内连线插塞进一步到达第二金属引线164。进一步沿所述路径，信号在X方向上横穿第二金属引线164且经由另一第二内连线插塞向下返回至第一金属引线134。信号接着在Y方向上行进至第一内连线插塞IP4并接着抵达其中配置有NMOS晶体管A2的多晶硅条带124。
图14B所示从PMOS晶体管B1至NMOS晶体管B2的走线路径是从PMOS晶体管B1开始。对此进行说明，信号接着在Z方向上穿过IP2到达第一金属引线134，且所述信号接下来经由第二内连线插塞进一步到达第二金属引线164。进一步沿所述路径，信号在X方向上横穿第二金属引线164且经由另一第二内连线插塞向下返回至第一金属引线134。信号接着在Y方向上行进至第一内连线插塞IP3并接着抵达其中配置有NMOS晶体管B2的多晶硅条带124。
图14B所示从PMOS晶体管A1的源极/漏极I1至NMOS晶体管B2的源极/漏极I1的走线路径是从PMOS晶体管A1的源极/漏极I1开始。对此进行说明，信号接着在Z方向上穿过IP5到达第一金属引线134。接下来，信号沿第一金属引线134在Y方向上行进并到达第二内连线插塞、直至到达第二金属引线164。信号接着在X方向上横穿第二金属引线164并经由另一第二内连线插塞沿第一金属引线134行进。信号经由与其对应第二内连线插塞相互重叠的第一内连线插塞IP8进入有源区118并行进至源极/漏极区118a，并到达NMOS晶体管B2的源极/漏极区118a上的源极/漏极I1。
图14B所示从PMOS晶体管B1的源极/漏极I2至NMOS晶体管A2的源极/漏极I2的走线路径是从PMOS晶体管B1的源极/漏极I2开始。对此进行说明，信号在Z方向上穿过IP7到达第一金属引线134并到达第二内连线插塞以达到第二金属引线164。信号接下来沿第二金属引线164在X方向上行进直至遇到另一第二内连线插塞为止并步进至第一金属引线134。信号接着一路沿第一金属引线134在Y方向上行进并到达第一内连线插塞IP0以到达其中定位有NMOS晶体管A2的源极/漏极I2的源极/漏极区118a。
图14B所示从PMOS晶体管A1与PMOS晶体管B1的连接节点Z至NMOS晶体管A2与NMOS晶体管B2的连接节点Z的走线路径是从PMOS晶体管A1与PMOS晶体管B1的连接节点Z开始。对此进行说明，来自源极/漏极区116a的信号在Z方向上穿过IP6到达第一金属引线134。接着，在Y方向上沿第一金属引线134行进至第二内连线插塞。穿过第二内连线插塞到达第二金属引线164。在X方向上沿第二金属引线164行进的信号接着再次步进至第一金属引线134并沿Y方向行进以到达第一内连线插塞IP9并且抵达其中定位有连接节点Z的源极/漏极区118a。
应注意，上述走线路径是用于示例性目的，且可根据不同布局设计应用替代形式。
在本发明的某些实施例中，提供一种半导体装置。所述半导体装置包括：有源区，具有源极/漏极区；以及多个多晶硅条带，相互间隔开且沿跨越所述有源区的第一方向排列。所述第一方向与所述有源区的长度方向实质上垂直。第一金属图案配置于所述多晶硅条带上且沿所述第一方向排列。多个第一内连线插塞夹置于所述多晶硅条带与所述第一金属图案之间以及所述有源区与所述第一金属图案之间。所述第一内连线插塞的位置能够沿所述第一方向变化。
在所述的半导体装置中，所述多个多晶硅条带包括在所述第一方向上排列的一对虚设多晶硅条带且界定装置单元边界。
所述的半导体装置，进一步包括：第二金属图案，沿与所述第一方向实质上垂直的第二方向配置于所述第一金属图案上；以及多个第二内连线插塞，配置于所述第一金属图案与所述第二金属图案之间。
在所述的半导体装置中，所述第二金属图案包括一对电源母线以及多条第二金属引线，且所述第二金属引线相互间隔开并排列于所述一对电源母线之间。
在所述的半导体装置中，所述多个第二内连线插塞包括夹置于所述虚设多晶硅条带与所述一对电源母线之间的多个第二内连线边界插塞。
在所述的半导体装置中，所述多个第一内连线插塞包括配置于所述虚设多晶硅条带与所述第一金属图案之间的多个第一内连线边界插塞。
在所述的半导体装置中，所述第一内连线插塞沿所述第二方向偏置。
在所述的半导体装置中，所述第一金属图案包括相互间隔开且沿所述第一方向延伸的多条第一金属引线。
在所述的半导体装置中，所述第一金属引线与所述多晶硅条带重叠。
在所述的半导体装置中，所述多晶硅条带中两个紧邻的多晶硅条带具有多晶硅节距，所述第一金属引线中两条紧邻的第一金属引线具有第一金属节距，且所述多晶硅节距为所述第一金属节距的两倍。
在本发明的某些实施例中，提供一种半导体装置。所述半导体装置包括多个多晶硅条带，所述多个多晶硅条带相互间隔开并沿第一方向延伸，所述第一方向跨越包括源极/漏极区的有源区。多个第一内连线插塞配置于所述多晶硅条带上且位于所述源极/漏极区之上。所述第一内连线插塞的位置能够沿所述第一方向变化。多条第一金属引线排列于所述第一内连线插塞及所述源极/漏极区之上且沿所述第一方向延伸。多条第二金属引线排列于所述第一金属引线之上且沿第二方向延伸。所述第一方向与所述第二方向实质上相互垂直。多个第二内连线插塞夹置于所述第一金属引线与所述第二金属引线之间。
在所述的半导体装置中，所述多晶硅条带与所述第一金属引线重叠。
在所述的半导体装置中，所述多晶硅条带中两个紧邻的多晶硅条带具有多晶硅节距，所述第一金属引线中两条紧邻的第一金属引线具有第一金属节距，且所述多晶硅节距为所述第一金属节距的两倍。
在所述的半导体装置中，所述多个多晶硅条带包括界定装置单元边界的至少一对虚设多晶硅条带。
在所述的半导体装置中，所述有源区包括位于半导体衬底中的第一有源区及位于所述半导体衬底中且具有与所述第一有源区相反导电类型的第二有源区，且所述多晶硅条带分别与所述第一有源区及所述第二有源区形成至少两个第一金属氧化物半导体装置及至少两个第二金属氧化物半导体装置。
在所述的半导体装置中，所述第一金属氧化物半导体装置中的一者经由所述第一内连线插塞中的一者、所述第一金属引线中的一者、所述第二内连线插塞中的一者以及所述第二金属引线中的一者耦合至所述第二金属氧化物半导体装置中的一者。
在本发明的某些实施例中，提供一种制造半导体装置的方法。所述方法包括形成包括源极/漏极区的衬底。多个多晶硅条带相互间隔开且在第一方向上越过所述源极/漏极区。随后，在所述源极/漏极区及所述多晶硅条带之上形成多个第一内连线插塞。在所述第一内连线插塞之上形成第一金属图案。所述第一金属图案包括在所述第一方向上排列的多条第一金属引线。在所述第一金属图案之上形成多个第二内连线插塞。接下来，在所述第二内连线插塞之上形成第二金属图案。所述第二金属图案包括在与所述第一方向实质上垂直的第二方向上排列的多条第二金属引线。
在所述制造半导体装置的方法中，所述多晶硅条带中两个紧邻的多晶硅条带具有多晶硅节距，所述第一金属引线中两条紧邻的第一金属引线具有第一金属节距，且所述多晶硅节距为所述第一金属节距的两倍。
在所述制造半导体装置的方法中，所述第一内连线插塞具有沿所述第一方向变化的位置。
在所述制造半导体装置的方法中，所述多晶硅条带与所述第一金属引线相互重叠。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本发明的各个方面。所属领域中的技术人员应知，其可容易地使用本发明作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的及/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本发明的精神及范围，而且他们可在不背离本发明的精神及范围的条件下对其作出各种改变、代替及变更。